基于fpga的fsk調(diào)制解調(diào)設(shè)計(jì)

1、摘要fpga是現(xiàn)場(chǎng)可編程門陣列(field programmable gate array)的簡(jiǎn)稱。 它具有可編程邏輯器件現(xiàn)場(chǎng)可編程的靈活性，又有門陳列器件功能強(qiáng)、 高集成度和高速度的優(yōu)點(diǎn)，因此已在現(xiàn)代通信系統(tǒng)設(shè)計(jì)中被越來越廣泛 的應(yīng)用。vi1dl語(yǔ)言具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn) 行建模和描述，從而大大簡(jiǎn)化了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠 性。論文著重使用vhdl語(yǔ)言對(duì)2fsk的調(diào)制與解調(diào)進(jìn)行編程。在系統(tǒng)仿真中， 用max+plusii作為仿真平臺(tái)，對(duì)2fsk信號(hào)進(jìn)行了調(diào)制解調(diào)的仿真。調(diào) 制方面用的鍵控法，解調(diào)方面用的相干解調(diào)進(jìn)行解調(diào)?；趂pga的2fsk 調(diào)制

2、與解調(diào)在max+plus ii上實(shí)現(xiàn)，通過v11dl語(yǔ)言的編程，生成調(diào)制 解調(diào)所需要的幾個(gè)模塊，以實(shí)現(xiàn)整個(gè)2fsk的調(diào)制解調(diào)系統(tǒng)。本論文共分四章，第一章主要是介紹了 fpga的原理以及它的應(yīng)用、發(fā)展 現(xiàn)狀，另外介紹了 vhdl語(yǔ)言的特點(diǎn)；第二章較為詳細(xì)的講述了 fsk調(diào)制 和解調(diào)的原理，其中包括fsk的多種調(diào)制和解調(diào)，及功率譜密度的特點(diǎn)。 第三章開始對(duì)2fsk調(diào)制解調(diào)系統(tǒng)的各個(gè)單元器件進(jìn)行設(shè)計(jì)。第四章開頭 介紹了 max+plus ii這款軟件，接著使用這款軟件實(shí)現(xiàn)2esk調(diào)制解調(diào)算 法，其中包括對(duì)各個(gè)功能模塊的算法編程和時(shí)序仿真。木設(shè)計(jì)的目的不是為了產(chǎn)生一種優(yōu)于前人算法的算法，而是部分使用前

3、 人的算法，在前人算法中加入自己對(duì)2fsk調(diào)制解調(diào)算法的理解，從而產(chǎn) 生能用于本設(shè)計(jì)的非通用算法。關(guān)鍵詞：仿真，2fsk, vhdl, fpgaabstractfpga is the abbreviation for field programmable gate array.lt has the flexibility of field programmable to the programmable logic devices,also have strong function, high level of integration and the advantages of high sp

4、eed,these advantages are same withgate array devices.therefore，it has been more and more widely used in the modern communication system design.vhdl language has strong ability of circuit described and modeling, it can model and describe digital system in multiple levels,simplified the hardware desig

5、n task, to improve the design efficiency and reliability.this paper mainly use the language of vhdl on programming modulation and demodulation of 2fsk. in the system simulation,using max+plus ii，to simulate modulation and demodulation of 2fsk. modulation use keying method, demodulation use coherent

6、demodulation method.based on 2fsk modulation and demodulation of fpga realizing on max+plus ii,through the vhdl language programming, producing some blocks of modulation and demodulation,realizing the whole 2fsk modulation and demodulation system.this thesis in chapter 4,the first chapter is mainly

7、introduces he basic principle of fpga and its application, development situation,also introduces the characteristics of the language of vhdl;the second chapter tells the details of fsk modulation and demodulation basic principle, including various modulation and demodulation method offsk,and power s

8、pectral densitycharacteristics.the third chapter began to design each unit devices of the 2fsk modulation and demodulation.the fourth chapter began to introduce max + plus ii software,using this software to realize the algorithm of 2fsk modulation and demodulation,including programming the algorithm

9、 of the function module and timing simulation.the purpose of the design is not to produce an algorithm that better than previous algorithm,but some of the previous algorithm were used,in the previous algorithm to add my 2fsk demodulation of the algorithm,producing a special algorithms that used on t

10、his thesis.key words : simulation; 2fsk; vhdl; fpga目錄摘要iabstract i第一章緒論1fpga 介紹 1vhdl 簡(jiǎn)介 21.3論文的目標(biāo)與內(nèi)容安排3第二章fsk調(diào)制解調(diào)方法4fsk調(diào)制方法411111111 2fsk 與 mfsk 調(diào)制 42fsk 調(diào)制 82.2.1模擬調(diào)頻82.2.2鍵控法92fsk 解調(diào) 102.3.1相干解調(diào) 102.3.2非相干解調(diào)102.3.3過零檢測(cè) 10第三章2fsk調(diào)制解調(diào)設(shè)計(jì)113.1 2fsk調(diào)制器設(shè)計(jì)113.1.1功能模塊設(shè)計(jì)113.1.2波形的降噪133.2 2fsk解調(diào)器設(shè)計(jì)14第四章基于m

11、ax+plus ii的2fsk的調(diào)制解調(diào)算法141.1.1 max+plusll 軟件簡(jiǎn)介 142.2.2 2fsk調(diào)制解調(diào)算法 154.2.1 m序列算法15 4.2.2分頻器算法16 4.2.3數(shù)據(jù)選擇器算法174.2.4解調(diào)器算法184.2.5 2fsk調(diào)制解調(diào)完整算法20 結(jié)束語(yǔ)錯(cuò)誤!未定義書簽。 致謝錯(cuò)誤!未定義書簽。參考文獻(xiàn) 21 附錄i 22附錄ii 23附錄iii 25附錄iv 25第一章緒論1. fpga 介紹fpga是現(xiàn)場(chǎng)可編程門陣列(field programmable gate array)，它有 類似于半定制門陣列的通用結(jié)構(gòu)，即由邏輯功能模塊排列成陣列，并由 可編程的

12、互連資源連接這些邏輯功能模塊。不同廠家生產(chǎn)不冋型號(hào)的fpga都有各自的特色，就結(jié)構(gòu)來分析，基本由3部分組成，即可編輯邏輯塊(clbconfigurablelogic block),輸入輸出單元(i0bi/o block)和可編程連線(irinterconnect resource) <> 常見 fpga 的結(jié)構(gòu)主要有 3中類型：查表結(jié)構(gòu)，多路開關(guān)結(jié)構(gòu)，多極與非門結(jié)構(gòu)。查找表型fpga的結(jié)構(gòu)查找表型fpga可編程邏輯塊是查找表，由查找表構(gòu)成函數(shù)發(fā)生器，通過 查找表來實(shí)現(xiàn)邏輯函數(shù)。査找表的物理結(jié)構(gòu)是靜態(tài)存儲(chǔ)器(sram)。輸 入項(xiàng)的邏輯函數(shù)可以由有一個(gè)8位容量的sram實(shí)現(xiàn)，函數(shù)值存放

13、在sram 屮，sram的地址線起輸入線的作用，地址即輸入的變量值，sra1的輸 出為邏輯函數(shù)值，由連線開關(guān)與其他功能模塊連接。査找表結(jié)構(gòu)函數(shù)的功能非常強(qiáng)。多個(gè)輸入的査找表可以實(shí)現(xiàn)多個(gè)輸入項(xiàng) 的組合邏輯函數(shù)，這樣的函數(shù)有許多。用查找表實(shí)現(xiàn)邏輯函數(shù)時(shí)，把對(duì) 應(yīng)函數(shù)的真值表預(yù)先存放在sram中即可實(shí)現(xiàn)相應(yīng)的函數(shù)運(yùn)算。多開關(guān)型fpga結(jié)構(gòu)在多路開關(guān)型fpga中，可編輯模塊是可配制的多路開關(guān)。利用多路開關(guān) 的特性對(duì)多路開關(guān)的輸入和選擇信號(hào)進(jìn)行配制，接到固定電平或輸入信 號(hào)上，從而實(shí)現(xiàn)不同的邏輯功能。多路開關(guān)型fpga的代表是actel公司 的act系列fpga。在分析多路開關(guān)型結(jié)構(gòu)時(shí)，必須選擇一組2選

14、1多路開關(guān)作為基本函數(shù)， 然后再對(duì)輸入變量進(jìn)行配制，以實(shí)現(xiàn)所需的邏輯函數(shù)。多路的開關(guān) 結(jié)構(gòu)中，同一函數(shù)可以用不同的形式來實(shí)現(xiàn)，取決于選擇控制信號(hào)和輸 入信號(hào)的配置。多極與非門型fpga結(jié)構(gòu)采用多極與非門結(jié)構(gòu)的器件是altera公司的fpga。altera公司的與非 門結(jié)構(gòu)基于一個(gè)“與-或-異或“邏輯塊。altera公司的fpga的多極與非 門結(jié)構(gòu)同pld的與或陣列很類似。在多極與非門結(jié)構(gòu)中的與門是可編輯的，它起著邏輯連接和布線的作用， 而在其他算術(shù)功能方面，fpga采用了邏輯單元陣列l(wèi)ca (logic cell array)這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊clb (configurab

15、lelogic block)、輸入輸出模塊iob (i叩ut output block)和內(nèi)部連線 (interconnect)三個(gè)部分。fpga的特點(diǎn)主要有：1、采用fpga設(shè)計(jì)asic電路，用戶不需要投片生產(chǎn)，就能得到合用的芯 片。2、fpga可做其它全定制或半定制asic電路的中試樣片。3、fpga內(nèi)部有豐富的觸發(fā)器和i / 0引腳。4、fpga是asic電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件 之一。5、fpga采用高速chm0s工藝，功耗低，可以與cmos、ttl電平兼容。 可以說，fpga芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之ofpga是由存放在片內(nèi)ram中的程

16、序來設(shè)置其工作狀態(tài)的，因此，工作時(shí) 需要對(duì)片內(nèi)的ram進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同 的編程方式。加電吋，fpga芯片將eprom中數(shù)據(jù)讀入片內(nèi)編程ram中，配置完成后， fpga進(jìn)入工作狀態(tài)。掉電后，fpga恢復(fù)成a片，內(nèi)部邏輯關(guān)系消失， 因此，fpga能夠反復(fù)使用。fpga的編程無須專用的fpga編程器，只須 用通用的eprom、prom編程器即可。當(dāng)需要修改fpga功能時(shí)，只需要一 片eprom即可。這樣，同一片fpga,不同的編程數(shù)據(jù)，可以產(chǎn)生不同的 電路功能。因此，fpga的使用非常靈活。fpga有多種配置模式：并行主模式是一片fpga加一片eprom的方式；主從模式

17、可以支持一片prom編程多片fpga；申行模式可以采用串行prom 編程fpga;外設(shè)模式可以將fpga作為微處理器外設(shè)，由微處理器對(duì)其 編程。由于fpga具有可編程邏輯器件現(xiàn)場(chǎng)可編程的靈活性，又具有門陳列器 件功能強(qiáng)、高集成度和高速度的優(yōu)點(diǎn)，因此在要求功能越來越強(qiáng)，體積越來越小，功耗越來越低的現(xiàn)代通信系統(tǒng)設(shè)計(jì)中被越來越廣泛的應(yīng) 用。2. vhdl 簡(jiǎn)介硬件描述語(yǔ)言(hdlhardware description language)是一種用 丁設(shè)計(jì) 硬件電子系統(tǒng)的計(jì)算機(jī)語(yǔ)言，它用軟件編程的方式來描述電子系統(tǒng)的邏 輯功能、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)門級(jí)描述方式相比，它更適合大 規(guī)模系統(tǒng)的設(shè)計(jì)。v

18、11dl語(yǔ)言可讀性強(qiáng)，易于修改和發(fā)現(xiàn)錯(cuò)誤。早期的硬 件描述語(yǔ)言，如abel-11dl、aiidl,由不同的eda廠商開發(fā)，互不兼容， 而且不支持多層次設(shè)計(jì)，層次間翻譯工作要由人工完成。為y克服以上 不足，1985年美國(guó)國(guó)防部正式推出丫 vi1dl(very high speed ic hardware description language)語(yǔ)言，1987 年 ieee 采納 viidl 為硬件 描述語(yǔ)言標(biāo)準(zhǔn)(ieee std-1076)。vhdl語(yǔ)言的全稱是“超高速集成電路硬件描述語(yǔ)言”，它是一種全方位 的硬件描述語(yǔ)言，包括系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門級(jí)多個(gè)設(shè)計(jì) 層次，支持結(jié)構(gòu)、數(shù)據(jù)流

19、、行為三種描述形式的混合描述，vhdl是一 種獨(dú)立于實(shí)現(xiàn)技術(shù)的語(yǔ)言，它不受某一特定工藝的束縛，允許設(shè)計(jì)者在 其使用范圍內(nèi)選擇工藝和方法。為了適應(yīng)未來的數(shù)字硬件技術(shù)，vhdl還 提供了將新技術(shù)引入現(xiàn)有設(shè)計(jì)的潛力。vhdl語(yǔ)言的最大特點(diǎn)是描述能力 極強(qiáng)，覆蓋了邏輯設(shè)計(jì)的諸多領(lǐng)域和層次，并支持眾多的硬件模型。 此外，vhdl較其他的硬件描述語(yǔ)言有如下優(yōu)越之處：1、支持從系統(tǒng)級(jí)到門級(jí)電路的描述，同時(shí)也支持多層次的混合描述； 描述形式可以是結(jié)構(gòu)描述，也可以是行為描述，或者二者兼而有之。2、既支持自底向上的設(shè)計(jì)，也支持自頂向下的設(shè)計(jì)；既支持模塊化設(shè) 計(jì)，也支持層次化設(shè)計(jì)；支持大規(guī)模的設(shè)計(jì)。3、既支持同步電

20、路，也支持異步電路，既支持同步方式，也支持異步 方式。4、數(shù)據(jù)類型豐富，既支持預(yù)定義的數(shù)據(jù)類型，乂支持自定義的數(shù)據(jù)類型; vhdl是強(qiáng)類型語(yǔ)言，設(shè)計(jì)電路安全性好。5、支持傳輸延遲和慣性延遲，可以更準(zhǔn)確地建立復(fù)雜的電路硬件模型。6、支持過程與函數(shù)的概念，有助于設(shè)計(jì)者組織描述，對(duì)行為功能進(jìn)一步 分類。7、提供了將獨(dú)立的工藝集中于一個(gè)設(shè)計(jì)包的方法，便于作為標(biāo)準(zhǔn)的設(shè)計(jì) 文檔保存，也便于設(shè)計(jì)資源的重復(fù)使用。8、v11dl語(yǔ)言具有很高的精確性，并提供了向設(shè)計(jì)傳送環(huán)境信息的能力。9、vhdl語(yǔ)言的斷言語(yǔ)句可用來描述設(shè)計(jì)本身的約束信息，支持設(shè)計(jì)在 描述中的書寫錯(cuò)誤和特殊約束，便于模擬調(diào)試，而且為綜合提供了重要

21、 信息。1.3論文的目標(biāo)與內(nèi)容安排fpga 就是現(xiàn)場(chǎng)可編程門陣列(field programmable gate array)， 它具有類似于半定制門陣列的通用結(jié)構(gòu)，即由邏輯功能塊排列成陣列組 成，并由可編程的互連資源連接這些邏輯功能塊來實(shí)現(xiàn)所需的設(shè)計(jì)由于 fpga具有可編程邏輯器件現(xiàn)場(chǎng)可編程的靈活性，又具有門陳列器件功能 強(qiáng)、高集成度和高速度的優(yōu)點(diǎn)，因此在要求功能越來越強(qiáng)，體積越來 越小，功耗越來越低的現(xiàn)代通信系統(tǒng)設(shè)計(jì)屮被越來越廣泛的應(yīng)用。本論文就是用fpga來實(shí)現(xiàn)2fsk的調(diào)制解調(diào)算法。本論文用fpga的開發(fā) 平臺(tái)max+plusii來實(shí)現(xiàn)整個(gè)仿真系統(tǒng)，具體內(nèi)容有：m序列（偽隨機(jī)序列） 的

22、產(chǎn)生；分頻器的設(shè)計(jì)；數(shù)據(jù)的選擇控制，具體調(diào)制模塊的設(shè)計(jì)和正弦 信號(hào)的產(chǎn)生幾部分。在max+plus ii中實(shí)現(xiàn)2fsk系統(tǒng)時(shí)，主要采用圖形輸入和文木輸入（vhdl 語(yǔ)言編程）相結(jié)合的方式進(jìn)行，具體的模塊設(shè)計(jì)都是采用vhdl語(yǔ)言編寫， 整個(gè)系統(tǒng)的實(shí)現(xiàn)則是采用圖形輸入。在設(shè)計(jì)中，也存在一些誤差問題，比如系統(tǒng)延遲問題，仿真出現(xiàn)毛刺， 由于所有的仿真也都是在理想狀態(tài)下進(jìn)行的，這些問題在這篇論文中都10 0 1 基帶信號(hào)_ask信號(hào)ask信號(hào)fsk信號(hào)沒有進(jìn)行深入討論，這是以后對(duì)2fsk的fpga實(shí)現(xiàn)需要繼續(xù)研究的問題。第二章fsk調(diào)制解調(diào)方法2. fsk調(diào)制方法2fsk 與 mfsk 調(diào)制fsk又稱頻

23、移鍵控，它是利用載頻頻率的變化來傳遞數(shù)字信息。fsk是信 息傳輸中使用得較早的一種調(diào)制方式，它的主要優(yōu)點(diǎn)是：實(shí)現(xiàn)起來較容易，聲與p(1'_p)在中低速數(shù)據(jù)傳輸中得到了廣泛的應(yīng)用。f 、平、2fsk信號(hào)1概率為p p) ask信號(hào)的和。圖2-1 2fsk波形2fsk是二進(jìn)制頻移鍵控，2fsk信號(hào)的“0”符號(hào)對(duì)應(yīng)于載頻0,而“1” 符號(hào)對(duì)應(yīng)于載頻o2。所以2fsk信號(hào)可利用一個(gè)矩形脈沖序列對(duì)一個(gè)載波 進(jìn)行調(diào)頻而獲得。根據(jù)以上2fsk信號(hào)的產(chǎn)生原理，己調(diào)信號(hào)的數(shù)學(xué)表示式為e0 =2 a"g (t-nts) cos (彳+o n) +2 ang (t-nts) cos ( w 2t+

24、 0 n)(2-1)式中g(shù)(t)為單個(gè)矩形脈沖，脈寬為ts (2-2)oi是fln的反碼(2-3)&分別為第個(gè)信號(hào)碼元的初相位 由于多進(jìn)制數(shù)字調(diào)制是使被調(diào)參數(shù)在一個(gè)碼元間隔內(nèi)有多個(gè)可能取值，因此與二進(jìn)制數(shù)字調(diào)制和比，多進(jìn)制數(shù)字調(diào)制具有以下兩個(gè)優(yōu)點(diǎn)：(1) 在相同的碼元傳輸速率下，多進(jìn)制系統(tǒng)的信息傳輸速率顯然比二進(jìn)制 的高。(2) 在相同的信息傳輸速率下，由于多進(jìn)制碼元傳輸速率比二進(jìn)制的低， 因而多進(jìn)制信號(hào)碼元的持續(xù)時(shí)間要比二進(jìn)制的長(zhǎng)。顯然，增大碼元寬度，就會(huì)增加碼元的能量，并能減少由于信道特性引 起的碼間干擾的影響等。正是基于這些特點(diǎn)，使多進(jìn)制調(diào)制方式得到了汫換串變?nèi)胼?$k路 邏電門

25、電路檢波器帶通fm®輯電路抽樣判決器廣泛的應(yīng)用。mfsk是多進(jìn)制數(shù)字頻率調(diào)制，簡(jiǎn)稱多頻制。它基木上是二進(jìn)制數(shù)字 頻率鍵控方式的直接推廣，其組成方框圖如下：圖2-2多頻制系統(tǒng)的組成方框圖絕大多數(shù)的多頻制系統(tǒng)，可用上圖表示。圖中，串并變換器和邏輯電路 將一組輸入二進(jìn)制碼轉(zhuǎn)換成有多種狀態(tài)的多進(jìn)制碼。當(dāng)某組二進(jìn)制碼到來時(shí)，邏輯電路的輸出一方面打開相應(yīng)的一個(gè)門電路，讓與該門電路相應(yīng)載兩務(wù)疇茬體誨邊矜街關(guān)閉其余所有的門電路。a(/) = l"/4p.vl(/+ /,) + l/4pv2(/- /2)+ ps2(f+ a)1 (2-8)組組二進(jìn)制碼輸入時(shí)，經(jīng)相加器送出的便是一個(gè)多進(jìn)制頻率

26、鍵按的波形。 多頻制的解調(diào)部分由多個(gè)帶通濾波器、包絡(luò)檢波器及一個(gè)抽樣判決器的 冇關(guān)邏輯電路組成。各帶通濾波器的中心頻率就是多個(gè)載波的頻率。因 而，當(dāng)某一載頻到來吋，只有一個(gè)帶通濾波器有信號(hào)通過，而其他帶通 濾波器只有噪聲通過。抽樣判決器的任務(wù)是在給定吋刻上比較各檢波器 輸出的電壓，并選出最大者作為輸出。mfsk信號(hào)帶寬s fsk =h cl_ nn二，bmfsk=fm -fi + af(2-4)2.1.2 fsk信號(hào)功率譜密度我們把二進(jìn)制頻移鍵控信號(hào)看成是兩個(gè)幅移鍵控信號(hào)相疊加的結(jié)果，即 其中如果sl(t)的功率譜密度為psl(f); s2(t)的功率譜密度為ps2(f),利用平 穩(wěn)隨機(jī)過程經(jīng)

27、過乘法器的結(jié)論，上式可以整理為如下形式：核心問題：pv,(/) = 0與2ask信號(hào)表達(dá)式中的s (t)相同，pss/)= p)k(/)|2 + /,2p(i-p)2|(o)p(/)=y>(i- p)|g(/)|2+(i- p)v(/)(2-9)prsk =+ 卜(，+ /.)|2+lo-js(/-/2)rs|2 + |s«(/ + /2)rj2+利/-/1) + 利/ + /1)+士利/-/2) + 列/ + /2) (211)lolopsaf、= />(1- 7)|(/)|2 + p2(f)(2-10)當(dāng)p=l/2時(shí)2fsk功率譜密度的特點(diǎn)如下：1、2fsk信號(hào)的功率

28、譜由連續(xù)譜和離散譜兩部分構(gòu)成，離散譜出現(xiàn)在a 和立罝；2、功率譜密度中的連續(xù)譜部分一般出現(xiàn)雙峰。若兩個(gè)載頻之差丨/； _f2| fs,則出現(xiàn)單峰；3、所需傳輸帶寬b,sk= _a|+2fs2.2 2fsk 調(diào)制 2.2.1模擬調(diào)頻2fsk信號(hào)可利用一個(gè)矩形脈沖序列對(duì)一個(gè)載波進(jìn)行調(diào)頻而獲得，這是頻 率鍵控通信方式早期采用的實(shí)現(xiàn)方法，被稱為模擬調(diào)頻。用模擬調(diào)頻法時(shí)，由于(心與改變時(shí)，eq(t)相位是連續(xù)的，故on、gn不僅與第/7 個(gè)信號(hào)碼元有關(guān)，而且on與en之間也應(yīng)保持一定的關(guān)系。二進(jìn)制醐娜謝鵬 2fsk輸出 圖2-3模擬調(diào)頻戟波f,載波f2-:進(jìn)制數(shù)據(jù)2.2.2鍵控法鍵控法是利用受矩形脈沖序

29、列控制的開關(guān)電路對(duì)兩個(gè)不同的獨(dú)立頻率源 進(jìn)行選通。一般來說，鍵控法得到的on、是與序列ri無關(guān)的，反映 在ejt)上，僅表現(xiàn)出，與2改變時(shí)e0(t)相位是不連續(xù)的。圖2-4鍵控法理論上數(shù)字調(diào)制與模擬調(diào)制在本質(zhì)上沒有什么不同，它們都是屬正弦波調(diào)制。 但是，數(shù)字調(diào)制是調(diào)制信號(hào)為數(shù)字型的正弦波調(diào)制，而模擬調(diào)制則是調(diào)制信號(hào) 為連續(xù)型的正弦波調(diào)制，因而，數(shù)字調(diào)制具有由數(shù)字信號(hào)帶來的一些特點(diǎn)。這 些特點(diǎn)主要是：第一，數(shù)字調(diào)制信號(hào)的產(chǎn)生，除把數(shù)字的調(diào)制信號(hào)當(dāng)作模擬信號(hào)的特例而直接 采用模擬調(diào)制方式產(chǎn)生數(shù)字調(diào)制信號(hào)外，可以采用鍵控載波的方法。第二，對(duì)于數(shù)字調(diào)制信號(hào)的解調(diào)，為提高系統(tǒng)的抗噪聲性能，通常采用與模擬

30、 調(diào)制系統(tǒng)中不同的解調(diào)方式。寬脈沖低通限幅一微分> 整流4發(fā)生濾波器2.3 2fsk 解調(diào)2fsk信號(hào)常用的解調(diào)方法為相干解調(diào)和非相干解調(diào)，另外還有鑒頻法等。2.3.1相干解調(diào)相干解調(diào)主要和帶通 率與和位和pnm濾波器 原理圖如下輸入丄ww鋼 乘法器木地載波f2低通濾波器'言號(hào)進(jìn)行正交，只有當(dāng)頻抽樣脈沖抽樣 輸出 判決器本地載包絡(luò) +波fl*檢波器 低通-濾波器一乘法1，濾波器輸入y抽樣脈沖抽樣 判決器a帶通包絡(luò)濾波器檢波器圖2-5相干解調(diào)原理圖2.3.2非相干解調(diào)非和干解調(diào)與相干解調(diào)不同，它是利用脈沖檢測(cè)已調(diào)信號(hào)的周期，以 區(qū)分己調(diào)信號(hào)的高低電平，從而判斷己調(diào)信號(hào)。原理圖如下：

31、圖2-6非和干解調(diào)原理2.3.3過零檢測(cè)數(shù)字調(diào)頻波的過零點(diǎn)數(shù)隨不同載頻而異，故檢出過零點(diǎn)數(shù)可以得到關(guān)于 頻率的差異。這就是過零檢測(cè)的基本思想，其原理如圖所示。輸入信號(hào) 經(jīng)限幅后產(chǎn)生矩形波序列，經(jīng)微分整流形成與頻率變化相應(yīng)的脈沖序列, 這個(gè)序列就代表著調(diào)頻波的過零點(diǎn)。將其變換成具有一定寬度的矩形波， 并經(jīng)低通濾波器濾除高次諧波，便能得到對(duì)應(yīng)于原數(shù)字信號(hào)的基帶脈沖 信號(hào)。圖2-7過零檢測(cè)原理圖第三章2fsk調(diào)制解調(diào)設(shè)計(jì)3.1 2fsk調(diào)制器設(shè)計(jì)整個(gè)2fsk調(diào)制部分分為五個(gè)部分，分別是：分頻器，m序列產(chǎn)生器， 數(shù)據(jù)選擇器，2fsk跳變檢測(cè)部分，正弦信號(hào)產(chǎn)生器。整個(gè)系統(tǒng)的輸入時(shí)鐘，在硬件中是由晶體震蕩

32、器完成的。將分頻器接入這個(gè)時(shí) 鐘，分頻器產(chǎn)生的系統(tǒng)的輸入時(shí)鐘、4倍頻和16倍頻分別輸入數(shù)據(jù)選擇器和m 序列產(chǎn)生器，并和m序列產(chǎn)生器產(chǎn)生的碼元信號(hào)一起完成對(duì)頻率的選擇，再經(jīng) 過跳變檢測(cè)，這吋產(chǎn)生的矩形波通過正弦信號(hào)產(chǎn)生器，變成調(diào)制信號(hào)。3.1.1功能模塊設(shè)計(jì)1分頻器在數(shù)字邏輯電路設(shè)計(jì)屮，分頻器是一種基本電路。通常用來對(duì)某個(gè)給定頻率進(jìn) 行分頻，以得到所需的頻率。整數(shù)分頻器的實(shí)現(xiàn)非常簡(jiǎn)單，可采用標(biāo)準(zhǔn)的計(jì)數(shù) 器，也可以采用可編程邏輯器件設(shè)計(jì)實(shí)現(xiàn)。但在某些場(chǎng)合k,時(shí)鐘源與所需的 頻率不成整數(shù)倍關(guān)系，此吋可采用小數(shù)分頻器進(jìn)行分頻。f0/(n-0.5)f0/(2n-l)異或門模ii計(jì)數(shù)器 2分頻器 閣3-1

33、分頻器如上圖，分頻系數(shù)為n-0. 5的分頻器電路可由一個(gè)異或門、一個(gè)模n計(jì) 數(shù)器和一個(gè)二分頻器組成。在實(shí)現(xiàn)時(shí)，模n計(jì)數(shù)器可設(shè)計(jì)成帶預(yù)置的計(jì) 數(shù)器，這樣可以實(shí)現(xiàn)任意分頻系數(shù)為n-0. 5的分頻器。2 m序列產(chǎn)生器n級(jí)線性移位寄存器，經(jīng)過適當(dāng)?shù)某榧夥答伜湍?加法器能產(chǎn)生序列的最大可能周期是p=2w-l,這樣的序列叫最長(zhǎng)線性反饋移位寄存器序列或m 序列。m序列具有許多優(yōu)良特性，是最常采用的擴(kuò)譜碼序列。它具有如 下性質(zhì)：序列的平衡性：m序列一個(gè)周期中“1”的個(gè)數(shù)比“0”多1,且1 的個(gè)數(shù)為2n' 0的個(gè)數(shù)為2nh-l。移位可加性：某個(gè)m序列同相移為任意值的同一 m序列的模2加是另 一相移的m序

34、列。在周期為p=2"-l的m序列中，總共冇2個(gè)游程，冇一個(gè)長(zhǎng)度為nclkclk-clk信號(hào)時(shí)鐘的1游程，一個(gè)長(zhǎng)度為n-1的0游程。在實(shí)際工程應(yīng)用中，m序列既可以用硬件產(chǎn)生，也可以用軟件產(chǎn)生，然 后存在rom中通過和應(yīng)的時(shí)鐘同步輸出。在硬件中可使用移位寄存器來 產(chǎn)生。m序列的顯著待點(diǎn)是：隨機(jī)特性；預(yù)先可確定性；循環(huán)特性，從而在通 信領(lǐng)域得到了廣泛的應(yīng)用。在這里用一種帶有兩個(gè)反饋抽頭的3級(jí)反饋移位寄存器得到一串“1110010”循環(huán)序列，并采取措施防止進(jìn)入全“0”狀態(tài)。通過更換時(shí) 鐘頻率，是可以方便地改變輸入碼元的速率的。 m序列產(chǎn)生器的電路結(jié)構(gòu)如圖。圖3-2 m序列產(chǎn)生器3數(shù)據(jù)選擇器數(shù)

35、據(jù)選擇器的功能：在多個(gè)通道屮選擇其屮的某一路，或多個(gè)信息屮選擇其屮 的某一個(gè)信息傳送或加以處理。數(shù)據(jù)分配器的功能：將傳送來的或處理后的信息分配到各通道去。在木設(shè)計(jì)中，數(shù)據(jù)選擇器用于選擇正弦波產(chǎn)生器的兩個(gè)輸入時(shí)鐘，一個(gè) 頻率為4hihz,此時(shí)正弦波產(chǎn)生器產(chǎn)生一個(gè)1 mhz的正弦波，代表數(shù)字信 號(hào)“1”另一個(gè)頻率4mhz,此時(shí)產(chǎn)生一個(gè)250khz的正弦波信號(hào)，代表數(shù) 字信號(hào)“0”。當(dāng)信號(hào)為1時(shí)，波形與fl相同，說明數(shù)據(jù)選擇器選擇了 fl這路數(shù)據(jù)。 當(dāng)信號(hào)為0時(shí)，波形與f2相同，說明數(shù)據(jù)選擇器選擇了 f2這路數(shù)據(jù)。 跳變檢測(cè)將跳變檢測(cè)引入正弦波的產(chǎn)生中，可以使每次基帶碼元上升沿或下降沿 到來時(shí)應(yīng)輸出

36、波形位于正弦波形的0和位處，此電路的設(shè)計(jì)主要是便于 觀察，確保示波器上成為一個(gè)連續(xù)的波形。棊帶信號(hào)的跳變檢測(cè)可以有很多方法，下圖為一種便于在可編程邏輯器基帶碼元異或門* dq>跳變輸出clk吋鐘信號(hào)件屮實(shí)現(xiàn)的方案。閣3-3信號(hào)跳變檢測(cè)電路4正弦信號(hào)產(chǎn)生用數(shù)字電路和dac變換器可以產(chǎn)生要求的模擬信號(hào)。根據(jù)抽樣定理可知, 當(dāng)用模擬信號(hào)最大頻率2倍以上的速率對(duì)該模擬信號(hào)采樣時(shí)，便可將模 擬信號(hào)不失真地恢復(fù)出來。本例要求得到的是2個(gè)不同頻率的正弦信號(hào), 實(shí)驗(yàn)中對(duì)正弦波每個(gè)周期采樣10個(gè)點(diǎn)，即采樣速率為原正弦信號(hào)頻率的 10倍，因此完全可以在接收端將原正弦信號(hào)不失真地恢復(fù)出來，從而可 以在接收端對(duì)

37、fsk信號(hào)正確地解調(diào)。每個(gè)采樣點(diǎn)采用8位量化編碼，即8位分辨率。采樣點(diǎn)的個(gè)數(shù)與分辨率 的大小主要取決于cpld/fpga器件的容量，其中分辨率的高低還與dac 的位數(shù)有關(guān)。實(shí)驗(yàn)表明，釆用8位分辨率和每周期10個(gè)采樣點(diǎn)可以達(dá)到 理想的效果。3. 1.2波形的降噪兩個(gè)不同頻率的載波對(duì)基帶信號(hào)進(jìn)行調(diào)制。這個(gè)2fsk信號(hào)的波形也正確 的表示出基帶信號(hào)ni序列的值“1110010”1) fir濾波器數(shù)字濾波器是指輸入、輸出均為數(shù)字信號(hào)，通過一定運(yùn)算關(guān)系改變輸入 信號(hào)所含頻率成分的相對(duì)比例或者濾除某些頻率成分的的器件。f1r濾波inxco-(3-4)x(n)z1z器是有脈沖響應(yīng)的濾波器。fir濾波器是一種

38、lti數(shù)字濾波器，它的基木結(jié)構(gòu)是一個(gè)分節(jié)的延時(shí)線, 把每一節(jié)的輸出加權(quán)累加，得到濾波器的輸出。數(shù)學(xué)上表示為：2) fir濾波器的設(shè)計(jì)在這里，是利用頻率采樣來對(duì)fir濾波器進(jìn)行設(shè)計(jì)的。設(shè)待設(shè)計(jì)的濾波器的傳輸函數(shù)用表示，對(duì)o =0到2 n之間等(3-3)h(n)=h “o '、fsk 帶通濾波間隔采樣na,得到hd(k)再對(duì)n點(diǎn)hd (k)進(jìn)行idft,得到h(n)，式中，h (n)為所設(shè)計(jì)的濾波器的單位取樣響應(yīng)，其系統(tǒng)函數(shù)h(z)為式(3-4)適合ftr直接型網(wǎng)絡(luò)結(jié)構(gòu)。圖3-4 fir直接型網(wǎng)絡(luò)結(jié)構(gòu)3.2 2fsk解調(diào)器設(shè)計(jì)載波信號(hào)經(jīng)過帶通濾波后整形形成寬帶不同的方波，這些方波代表不同的

39、碼元; 鑒頻器確定對(duì)應(yīng)載波頻率，根據(jù)頻率判決對(duì)應(yīng)碼元，實(shí)現(xiàn)fsk解調(diào)涉及的技術(shù) 問題比調(diào)制難度大，一般要使用帶通濾波器、倍頻器、鎖相環(huán)等，電路較為復(fù) 雜。(非本設(shè)計(jì)主要內(nèi)容)圖3-5 fsk解調(diào)方框圖第四章基于max+plus ii的2fsk的調(diào)制解調(diào)算法1 max+p i us ii 軟件簡(jiǎn)介max+plus ii 的全稱 multiple array matrix and programmable logic user system ii ,它的屮文全稱是復(fù)陣列矩陣及可編程邏輯用戶系統(tǒng)。max+plus ii 是altera公司專門為研制pld而開發(fā)的軟件。從最初的第一代a+plus,第二

40、代max+plus，發(fā)展到第三代max+plus ii, altra公司的開發(fā)工具軟件不斷完 善。max+plus ii的版本不斷升級(jí)，功能也越來越強(qiáng)大。max+plus ii是一個(gè)完全集成化的可編程邏輯設(shè)計(jì)環(huán)境，能滿足用戶各種各樣 的設(shè)計(jì)需要。它支持akera公司不同結(jié)構(gòu)的器件，可在多種平臺(tái)上運(yùn)行。 max+plus tt具有突出的靈活性和高效性，為設(shè)計(jì)者提供了多種可自由選擇的 設(shè)計(jì)方法和工具。豐富的圖形界面，可隨時(shí)訪問的在線幫助檔案，是用戶能夠 快速輕松地掌握和使用max+plus ii軟件。同時(shí)，強(qiáng)大的功能能極大地減輕設(shè) 計(jì)者的負(fù)擔(dān)，使設(shè)計(jì)者可以快速完成所需設(shè)計(jì)。使用該軟件，用戶從開始設(shè)

41、計(jì) 邏輯電路到完成器件下載編程一般只需數(shù)小時(shí)時(shí)間，其中設(shè)計(jì)的編譯時(shí)間僅需 數(shù)分鐘。max+plus ii有很多特點(diǎn)：1廣泛的應(yīng)用范圍。max+plus ii除支持altera公 司的器件外，對(duì)別的公司的pld器件也有很好的支持2與器件獨(dú)立。max+plus ii提供了與器件結(jié)構(gòu)獨(dú)立的設(shè)計(jì)環(huán)境和綜合能力，用戶可以在設(shè)計(jì)過程屮不考 慮具體的結(jié)構(gòu)；3通用性強(qiáng)；4兼容性好；5集成度與自動(dòng)化程度高；6擁有強(qiáng) 大的幫助系統(tǒng)；7易學(xué)易用，max+plus tt是高度集成的工具，提供豐富的圖形 用戶接口，軟件界面新穎友好，通過短時(shí)期學(xué)習(xí)就能熟練掌握。max+plus ii具有開放的界面，提供豐富的邏輯功能庫(kù)供

42、設(shè)計(jì)人員調(diào)用，還具 有開放核的特點(diǎn)，允許設(shè)計(jì)人員添加自己的宏功能模塊。充分利用這些邏輯功 能模塊，可以減輕設(shè)計(jì)的工作量，成倍縮短開發(fā)周期。max+plus 11軟件支持各種hdl語(yǔ)言設(shè)計(jì)輸入。在本設(shè)計(jì)中，主要就是用vhdl 語(yǔ)言進(jìn)行編程的。4.2 2fsk調(diào)制解調(diào)算法4. 2. 1 m序列算法m序列算法部分vhdl程序如下(完整程序見附錄i ):signal a： std一logic一vector(2 downto 0);beginprocess(start)beginif(start'event and start=t) then上升沿檢測(cè)a(0)<=a ； a(l)<=

43、a(2);end if； end process； process(start)beginle:delay matrix60.0us80.0us100.0ns120.0us140.0us160.ous 180.ousstartif(startevent and start-t) then a(2)<=(a(l) xor a(o) or (not (a(o) or a(l) or a(2)；end if；end process； y<=a(0):本程序的算法是：每次檢測(cè)上升沿，移動(dòng)中間變量a的每一位，并經(jīng)過簡(jiǎn)單的“異或”，“或” 運(yùn)算得到m序列，產(chǎn)生的信號(hào)為“1110010”。使用m

44、ax+plusll軟件的vhdl文本輸入功能并進(jìn)行時(shí)序仿真，得到如下仿真圖: 圖4-1 m序列仿真高電平代表信號(hào)1，低電平代表信號(hào)0，同步信號(hào)start頻率為lookhz。 由圖可以看出產(chǎn)生的ni序列為1110010，周期是70ns; a是中間變量。對(duì)波形進(jìn)行延時(shí)分析，如圖：圖4-2 m序列仿真延時(shí)由圖可知，m序列信號(hào)較同步信號(hào)有10. 9ns的延時(shí)。4.2.2分頻器算法分頻器算法部分vhdl程序如下(完整程序見附錄ii):process(clk)beginif (clkevent and elk = t)then if (count 1 = nlllln) then-4 位二進(jìn)制計(jì)數(shù)器cou

45、nt 1 <= (others =o)；一計(jì)數(shù)清零elsecount 1 <= count 1 + 1;end if ;end if ;end process;姆-i57.0us57.1 us57.2us57.3usfi6 門nt4 _ n n n - n n n process(clk)begin-占空比 1/16if (clk'event and clk= v ) then if(countl = ”lllln) then-滿足條件給 f 16 賦值fl6 <= t ;elsefl6 <= v ;end if ;end if ;end process;本程序

46、的算法是：每次檢測(cè)上升沿，計(jì)數(shù)器加1,加到1111時(shí)清零，并賦值1給fl6,還 沒加到1111，則賦值0給fl6,這樣就產(chǎn)生了占空比為1/16的頻率， 并且頻率由時(shí)鐘的16分頻得來。本設(shè)計(jì)要求頻率可變，占空比可變。為滿足耍求，只需將程序中的2進(jìn)制數(shù)改變，即可實(shí)現(xiàn)不同頻率與不同占空比 的變化。為簡(jiǎn)便起見，這里只仿真設(shè)計(jì)所需的一部分。使用max+plusll軟件的vhdl文本輸入功能并進(jìn)行時(shí)序仿真，得到如卜'仿真圖： 閣4-3分頻器仿真時(shí)鐘信號(hào)頻率80mhz，由圖可以看出fl6占空比是1/16,頻率為5mhz, f4占空 比是1/4,頻率為20mhz; count 1, coune2為計(jì)數(shù)

47、器，都是中間變量。對(duì)波形進(jìn)行延時(shí)分析，如閣：圖4-4分頻器仿真延時(shí)由閣可知：f4, f 16較時(shí)鐘信號(hào)延時(shí)6. 7ns，接近半個(gè)周期。4.2.3數(shù)據(jù)選擇器算法數(shù)據(jù)選擇器算法部分vhdl程序如下(完整程序見附錄111):y2f1zprocess(f 1, f2, y)beginif(y=,o,) then z<=f2 ;頻率選擇else z<=fl; end if;end process;本程序算法十分簡(jiǎn)單：當(dāng)基帶信號(hào)為高電平時(shí)選擇fl,低電平是選擇f2。本設(shè)計(jì)雖未要求相位連續(xù), 但是為美觀起見，使用的信號(hào)有一定的倍數(shù)關(guān)系。使用max+plusll軟件的vhdl文木輸入功能并進(jìn)行時(shí)序

48、仿真，得到如下仿真 圖：圖4-5數(shù)據(jù)選擇器仿真由圖可以看出，基帶信號(hào)為高電平時(shí)選擇了 fl，低電平是選擇了 f2, fi周期 為5ns, f2周期為20ns,基帶信號(hào)周期100ns。對(duì)波形進(jìn)行延時(shí)分析，如閣：圖4-6數(shù)據(jù)選擇器仿真延時(shí) 由圖可知：調(diào)制信號(hào)較fl延時(shí)7. 5ns,較f2延時(shí)7. 3ns,較基帶信號(hào)延時(shí)7. 5ns4.2.4解調(diào)器算法解調(diào)器算法部分vhdl程序如下(完整程序見附錄iv):process(start)beginif startevent and start = '1 then ca <= 0; end if;end process;process(z)b

49、eginif zevent and z = t then ca <= ca + 1;25.0us20 ous30 ous40 ous50 ousstartz60 ous70 ousmbman_ilend if;end process;process(start)beginif startevent and start = o then cb <= ca;end if;end process;process(cb)begincase cb is when 3 =y <= r;when 4 => y <= t;when 5 =y <= *r;when other

50、s => y <= *0*;end case;end process木程序的算法是：系統(tǒng)檢測(cè)同步信號(hào)上升沿，同時(shí)計(jì)數(shù)器清零；當(dāng)調(diào)制信號(hào)處于上升沿時(shí)，計(jì)數(shù) 器開始計(jì)數(shù)，每次上升沿時(shí)，計(jì)數(shù)器加1;當(dāng)系統(tǒng)檢測(cè)同步時(shí)鐘的下降沿時(shí)， 檢測(cè)計(jì)數(shù)器的數(shù)值，當(dāng)計(jì)數(shù)器為0, 1，2時(shí)，基帶信號(hào)被賦值為0;當(dāng)計(jì)數(shù)器 為3, 4，5時(shí)，基帶信號(hào)被賦值1。使用max+plusll軟件的vhdl文本輸入功能并進(jìn)行時(shí)序仿真，得到如卜'仿真圖: 圖4-7解調(diào)器時(shí)序仿真 由圖可以看出：高頻率對(duì)應(yīng)的基帶信號(hào)是高電平，低頻率對(duì)應(yīng)的基帶信號(hào)是低電平 對(duì)波形進(jìn)行延時(shí)分析，如圖：圖4-8解調(diào)器仿真延時(shí)由閣可知：基帶

51、信號(hào)y較同步信號(hào)start和調(diào)制信號(hào)z延時(shí)5us，即解調(diào)后的 基帶信號(hào)延時(shí)同步信號(hào)半個(gè)周期；與設(shè)計(jì)相符。me:100.ous150.ous7rrimm川 uumilllllllllllllllllllllllllllliliilllhil llllllllllllf4f42fllllklmelklllliii分頻器數(shù)據(jù)選擇器解調(diào)器4.2.5 2fsk調(diào)制解調(diào)完整算法上面己經(jīng)將各個(gè)主要器件進(jìn)行了仿真，本節(jié)主要是將各器件組合在一起，進(jìn)行 2fsk整體仿真。使用max+plusii的原理圖輸入功能，將各個(gè)器件用導(dǎo)線連接；由于先前在仿真 過程中，系統(tǒng)自動(dòng)生成了元器件，只需使用enter symbol功

52、能，將器件調(diào)出即 可連線。下圖是各器件端口連接示意圖：圖4-9端口連線由于程序中己定義了端口名，故上閣的端口名不做修改。下面對(duì)2fsk調(diào)制解調(diào)進(jìn)行第一次完整仿真。參數(shù)設(shè)置：同步信號(hào)start為lookhz；時(shí)鐘信號(hào)elk為4mhz；頻率1 （即f4）為lmhz ,占空比1/4;頻率2 （即fl6）為250khz，占空比1/16;基帶信號(hào)y （即m序列）為1110010。下面是仿真圖：圖4-10 2fsk調(diào)制解調(diào)時(shí)序仿真由圖可以看山：2fsk的調(diào)制解調(diào)非常成功，基帶信號(hào)的調(diào)制很理想，其解調(diào)也 很完美，調(diào)制前與解調(diào)后波形完全一致。由于設(shè)計(jì)要求頻率與占空比可變，故下面對(duì)2fsk調(diào)制解調(diào)進(jìn)行第二次完整

53、仿 真。參數(shù)設(shè)置：同步信號(hào)start為loohz；時(shí)鐘信號(hào)elk為40khz；頻率1 （即f4）為lokhz ,占空比1/2;頻率2 （即fl6）為250hz ,占空比1/2;基帶信號(hào)y （即m序列）為1110010。下面是仿真圖：圖4-11 2fsk調(diào)制解調(diào)時(shí)序仿真由圖可以看出：2fsk的調(diào)制解調(diào)同樣非常成功，基帶信號(hào)的調(diào)制很理想，其解 調(diào)也很完美，調(diào)制前與解調(diào)后波形完全一致。至此，基于fpga的2fsk調(diào)制解調(diào)設(shè)計(jì)全部結(jié)束。參考文獻(xiàn)徐志軍，徐光輝cpld/fpga的幵發(fā)與應(yīng)用電子工業(yè)出版社，2002劉凌胡永生數(shù)字信號(hào)處理的fpga實(shí)現(xiàn)清華大學(xué)出版社，2003hans gustat . fr

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