基于fpga的ccd時(shí)序電路設(shè)計(jì)

1、基于fpga的ccd時(shí)序電路設(shè)計(jì)摘要ccd廣泛應(yīng)用在數(shù)碼攝影、天文學(xué)領(lǐng)域，ccd圖像傳感器可直接將光學(xué)信號(hào)轉(zhuǎn)換為電信兮，實(shí)現(xiàn)圖像的獲取、存儲(chǔ)、傳輸、處理和s現(xiàn)。本設(shè)計(jì)的內(nèi)容就是基于fpga的ccd時(shí)序電路設(shè)計(jì)。本沒計(jì)采川了線陣ccd器件tcd1500c。在電路部分，將fpga的對(duì)應(yīng)管腳輸出的波形信號(hào)傳輸給tcd1500c,實(shí)現(xiàn)對(duì)tcd1500c的驅(qū)動(dòng)。與此同時(shí)，還耍用fpga控制ad轉(zhuǎn)換器ad9826。讓fpga輸岀相應(yīng)的波形信號(hào)并傳輸給ad9826,使其采用2通道cds模式，并讓ad9826的對(duì)應(yīng)端口接受tcd1500c的輸出信號(hào)，實(shí)現(xiàn)a/d轉(zhuǎn)換。在軟件部分，分析了 tcd1500c的工作特

2、性和吋序波形圖后，利mjverilog語言編寫吋序波形程序。稅序通過沒h基本計(jì)數(shù)單元，以計(jì)數(shù)的方式，實(shí)現(xiàn)tcd1500c的時(shí)鐘脈沖、s位脈沖、采樣保持脈沖、轉(zhuǎn)移脈沖4個(gè)信號(hào)的邏輯關(guān)系。經(jīng)過quartusii仿真后，將程序下載到fpga開發(fā)板中，可以實(shí)現(xiàn)波形信兮的輸出。在程序編寫、仿真無誤后，將程序下載到fpga中，實(shí)現(xiàn)丫對(duì)應(yīng)波形的輸出，完成丫對(duì)tcd1500c的驅(qū)動(dòng)。abstractccd is widely used in digital photography and astronomy field. ccd image sensorcan change optical signal in

3、to electrical signal directly and realize image acquisition，storage，transmission, processing and reiteration. the content of the graduation designis the design of the ccd sequential circuits based on fpga.the graduation design selects linear ccd components tcd1500c to use. in thecircuit，the waveform

4、 signal output of the fpga corresponding tube feet is sent totcd1500c to realize tcd1500c driver. meanwhile，let fpga controls ad converterad9826. let fpgas corresponding waveform signal output send to ad9826 to makeit use 2 channel cds mode. and let ad9826 corresponding port accept tcd1500csignal ou

5、tput to realize a/d conversion. in the part of software，after analyzing itsworking characteristics and the timing waveform figure，verilog language is used towrite timing waveform program. through the set of the basic counting unit and theuse of counting method，the program realizes tcd1500c chips clo

6、ck pulse，the resetpulse, the sampling pulse and transfer pulse to keep the logic relation of the signal.and after simulating by quartusii，program is downloaded in the fpga developingboard. then it realizes the waveform signal output and sends the waveform signal tothe tcd1500c as to realize the tcd1

7、500c driver.after the program correctly simulating，program is downloaded to fpga. thenachieve a corresponding waveform output and complete the tcd1500c driver.keywords: tcd1500c chip; timing waveforms; drive circuit; verilog language; fpgadevice目錄第1章前言 11.1 ccd器件的發(fā)展、應(yīng)用和特點(diǎn)11.2 ccd器件的幾種驅(qū)動(dòng)方式及比較21. 2. 1

8、 ccd的驅(qū)動(dòng)方式2ccd各種驅(qū)動(dòng)方式比較41.3 fpga器件的介紹 41.3.1 fpga器件的基本原理41.3.2 fpga器件的特點(diǎn)6第2章ccd的工作原理72. 1 ccd的工作原理和過程介紹72.2設(shè)計(jì)中的ccd芯片及其他ccd芯片介紹7 2.2tcd1251ud的芯片介紹 7tcd102c的芯片介紹72.2.3設(shè)計(jì)中應(yīng)用的tcd1500c的芯片介紹7tcd1500c驅(qū)動(dòng)過程7第3章fpga開發(fā)板 103. 1 fpga開發(fā)板 103.2 fpga芯片結(jié)構(gòu)10第4章ccd驅(qū)動(dòng)的總體原理圖14 第5章ccd驅(qū)動(dòng)時(shí)序程序16 5. 1 quartusii 介紹 16 5. 2veril

9、og語言介紹162.2.1 tcd1500c驅(qū)動(dòng)時(shí)序編程過程 16 第6章結(jié)論 18致謝錯(cuò)誤！未定義書簽。參考文獻(xiàn)錯(cuò)誤！未定義書簽。附錄20第1章前言1.1 ccd器件的發(fā)展、應(yīng)用和特點(diǎn)ccd器件是于1969年由美國(guó)w爾實(shí)驗(yàn)室的維拉波義耳和喬治史密斯所發(fā)明的。四十 年來，ccd器件及其應(yīng)用技術(shù)的研究取得了驚人的進(jìn)展，特別是在圖像傳感和非接觸 測(cè)量領(lǐng)域的發(fā)展更為迅速。隨著ccd技術(shù)和理論的不斷發(fā)展，ccd技術(shù)應(yīng)用的廣度與 深度必將越來越大。ccd是使用一種高感光度的半導(dǎo)體材料集成，它能夠根據(jù)照射介: 其面上的光線產(chǎn)生和應(yīng)的電荷信號(hào)，在通過模數(shù)轉(zhuǎn)換器芯片轉(zhuǎn)換成“0”或“1”的數(shù)字 信號(hào)，這種數(shù)字信

10、號(hào)經(jīng)過壓縮和程序排列沿，可由閃速存儲(chǔ)器或硬盤_保存即收光信號(hào) 轉(zhuǎn)換成計(jì)算機(jī)能識(shí)別的電子圖像信號(hào)，可對(duì)被測(cè)物體進(jìn)行準(zhǔn)確的測(cè)量、分析1。在數(shù)碼和機(jī)領(lǐng)域，ccd的應(yīng)用更是異彩紛呈。一般的彩色數(shù)碼和機(jī)是將拜爾濾鏡（bayer filter）加裝在ccd上。每四個(gè)像素形成一個(gè)單元，一個(gè)負(fù)責(zé)過濾紅色、一個(gè)過濾藍(lán)色, 兩個(gè)過濾綠色（因?yàn)槿搜蹖?duì)綠色比較敏感）。結(jié)果每個(gè)像素都接收到感光訊號(hào)，但色彩分 辨率不如感光分辨率。一般的彩色數(shù)碼和機(jī)是將拜爾濾鏡（bayer filter）加裝在ccd 上。每四個(gè)像素形成一個(gè)單元，一個(gè)負(fù)責(zé)過濾紅色、一個(gè)過濾藍(lán)色，兩個(gè)過濾綠色（因 為人眼對(duì)綠色比較敏感）。結(jié)果每個(gè)像素都接收到

11、感光訊號(hào)，但色彩分辨率不如感光分 辨率。截至2005年，超高分辨率的ccd芯片仍相當(dāng)昂貴，配備3ccd的高解析靜態(tài)照 相機(jī)，其價(jià)位往往超出許多專業(yè)攝攝影者的預(yù)算。因此有些高檔相機(jī)使用旋轉(zhuǎn)式色彩濾 鏡，兼顧高分辨率與忠實(shí)的色彩呈現(xiàn)。這類多次成像的照像機(jī)只能用于拍攝靜態(tài)物品。ccd在天文學(xué)方面有一種奇妙的應(yīng)用方式，能使固定式的望遠(yuǎn)鏡發(fā)揮有如帶追蹤望遠(yuǎn) 鏡的功能。方法是讓ccd上電荷讀取和移動(dòng)的方向與天體運(yùn)行方向一致，速度也同步, 以ccd導(dǎo)星不儀能使望遠(yuǎn)鏡有效糾正追蹤誤差，還能使望遠(yuǎn)鏡記錄到比原來更大的視 場(chǎng)。數(shù)碼相機(jī)規(guī)格表屮的ccd 一欄經(jīng)常寫著“1/2.7英寸ccd”等。這里的“1/2.7英寸

12、” 就是ccd的尺寸，實(shí)際上就是ccd對(duì)角線的長(zhǎng)度?，F(xiàn)有的數(shù)碼和機(jī)一般采用1/2.7英 、j 1/2.5英寸和1h.8英、等尺、的ccd。ccd是受光元件（像素）的集合體，接收透過 鏡頭的光并將其轉(zhuǎn)換為電信號(hào)。在像素?cái)?shù)一樣的情況下，ccd尺寸越大單位像素就越 大。這樣，單位像素可以收集更多的光線，因此，理論上可以說有利于提高畫質(zhì)121。 ccd結(jié)構(gòu)乜含感光二極管、并行信號(hào)寄存器、并行信號(hào)寄存器、信號(hào)放大器、數(shù)摸轉(zhuǎn)換器等項(xiàng)口，ccd的工作原理由微型鏡頭、分色濾色片、感光層等三層。ccd彩色攝 像機(jī)的主要技術(shù)指標(biāo)。ccd尺寸，亦即攝像機(jī)靶面。原多為1/2英寸，現(xiàn)在1/3英寸的 已普及化，1/4英、

13、?和1/5英、也已商品化。ccd像素，是ccd的主要性能指標(biāo)，它決 定丫顯示圖像的清晰程度，分辨率越高，圖像細(xì)節(jié)的表現(xiàn)越好。ccd是由面陣感光元 素組成，每一個(gè)元素稱為像素，像素越多，圖像越清晰?，F(xiàn)在市場(chǎng)上大多以25萬和38 萬像素為劃界，38萬像素以上者為高清晰度攝像機(jī)。水平分辨率，彩色攝像機(jī)的典型分 辨率是在320到500電視線之間，主要有330線、380線、420線、460線、500線等不 同椚次。分辨率是用電視線（簡(jiǎn)稱線tv lines）來表示的，彩色攝像頭的分辨率在 330500線之間。分辨率與ccd和鏡頭有關(guān)，還與攝像頭電路通道的頻帶寬度直接ffl 關(guān)，通常規(guī)律是1mhz的頻帶寬度

14、相當(dāng)于清晰度為80線。頻帶越寬，圖像越清晰，線 數(shù)值和對(duì)就越大。ccd廣泛應(yīng)用在數(shù)碼攝影、天文學(xué)領(lǐng)域，尤其是光學(xué)遙測(cè)技術(shù)、光學(xué)與頻譜望遠(yuǎn)鏡， 和高速攝影技術(shù)，ccd在攝像機(jī)、數(shù)碼相機(jī)和掃描儀屮應(yīng)用廣泛，ccd從功能上可分 為線陣ccd和面陣ccd兩大類。攝像機(jī)中使用的是點(diǎn)陣ccd,而掃描儀中使用的是 線性ccd。ccd的加工工藝脊兩種，一種是ttl工藝，一種是cmos工藝，前者是毫 安級(jí)的耗電量，而后者是微安級(jí)的耗電量。ttl工藝下的ccd成像質(zhì)量要優(yōu)于cmos 工藝下的ccd。ccd圖像傳感器可直接將光學(xué)信號(hào)轉(zhuǎn)換為數(shù)字電信號(hào)，實(shí)現(xiàn)圖像的獲 取、存儲(chǔ)、傳輸、處理和復(fù)現(xiàn)。其顯著特點(diǎn)是：1.體積小

15、重量輕；2.功耗小，工作電壓 低，抗沖擊與震動(dòng)，性能穩(wěn)定，奇命長(zhǎng)；3.靈敏度高，噪聲低，動(dòng)態(tài)范岡大；4.響應(yīng)速 度快，有自掃描功能，圖像畸變小，無殘像131。目前ccd的應(yīng)用技術(shù)已成為集光學(xué)、 電了學(xué)、精密機(jī)械與計(jì)算機(jī)技術(shù)為一體的綜合技術(shù)，在現(xiàn)代光了學(xué)、光電檢測(cè)技術(shù)和現(xiàn) 代測(cè)試技術(shù)領(lǐng)域屮起到丫相當(dāng)大的作用。因此，ccd的作用是不可佔(zhàn)量的。1.2 ccd器件的兒種驅(qū)動(dòng)方式及比較1.2.1 ccd的驅(qū)動(dòng)方式口前，產(chǎn)生驅(qū)動(dòng)脈沖的方法有eprom驅(qū)動(dòng)方法、1c驅(qū)動(dòng)方法、微處理器法（爭(zhēng)片機(jī)、dsp 等）以及可編程邏輯器件cpld設(shè)計(jì)法。（1）1c驅(qū)動(dòng)法在設(shè)計(jì)屮，使用同一吋鐘對(duì)幾路脈沖進(jìn)行控制，以保證相互

16、間確定的吋間關(guān)系。再用 分頻器對(duì)時(shí)鐘脈沖進(jìn)行分頻以產(chǎn)生各路脈沖所需的波形。a. 用與非門（或斯密特觸發(fā)器74ls14） 74ls00組成環(huán)形振蕩器作為時(shí)鐘，分頻電路輸出再和吋鐘輸出相與非即得rs脈沖。b. 分頻輸出端再接jk觸發(fā)器組成的分頻電路。其輸岀即得到®1，®2脈沖。c. 由分頻電路進(jìn)行脈沖延時(shí)，然后去控制jk觸發(fā)器就得到了所需的sh脈沖的周期。 電平轉(zhuǎn)換電路一般采用mos驅(qū)動(dòng)器（如ds0026,74hc04等）把sh、1、02、rs反相即 得所需的sh、01、02、rs脈沖。（2）eprom驅(qū)動(dòng)法sh為光稅分脈沖信號(hào)；o1 , 02為吋鐘脈沖信號(hào)；rs力復(fù)位脈沖信號(hào)

17、；sp為采樣保 持脈沖信號(hào)。在sh、®1、®2、rs和sp5個(gè)信號(hào)中，最窄的是sp和rs w個(gè)信號(hào)的高 電平部分，各個(gè)信號(hào)的任何部分都是其的倍數(shù)。根據(jù)這一特點(diǎn)，將這組信號(hào)以該部分為 基木笮位劃分為若干個(gè)等時(shí)間間隔，稱為狀態(tài)。吋鐘波形電平變化發(fā)生在一定狀態(tài)變化 時(shí)刻，這樣任意一路信號(hào)都被分為上萬個(gè)狀態(tài)，處于某一狀態(tài)時(shí)，各路信號(hào)或1或0, 構(gòu)成一個(gè)狀態(tài)的數(shù)據(jù)，將數(shù)據(jù)依次裝入可擦除從讀存儲(chǔ)器eprom中，只要等時(shí)間間隔地 依次輸出這些數(shù)據(jù)就形成了 ccd所需的各路波形。例如：sh對(duì)應(yīng)eprom的d7位；o1 對(duì)應(yīng)d6; ®2對(duì)應(yīng)d5; rs對(duì)應(yīng)d4; sp對(duì)應(yīng)d3,這樣

18、就可以寫出一系列二進(jìn)制編碼。（3）單片機(jī)驅(qū)動(dòng)由于大多數(shù)ccd應(yīng)用系統(tǒng)都含有單片機(jī)，這使有關(guān)ccd應(yīng)用系統(tǒng)開發(fā)者十分自然地考慮 用單片機(jī)的并行鎖存輸出口輸出所需的驅(qū)動(dòng)脈沖信號(hào)，實(shí)現(xiàn)對(duì)ccd的控制。單片機(jī)是靠 指令產(chǎn)生i/o ui的輸出邏輯狀態(tài)來產(chǎn)生驅(qū)動(dòng)時(shí)序，由于線陣ccd的典型復(fù)位脈沖是1 mhz,對(duì)申片機(jī)的速度有一個(gè)最低要求，所以要實(shí)現(xiàn)這種驅(qū)動(dòng)方法必須使用指令周期小 于ips的單片機(jī)。所示，為了獲得精確ccd驅(qū)動(dòng)時(shí)序，不能使用轉(zhuǎn)移指令（循環(huán)執(zhí)行程 序）。因?yàn)檗D(zhuǎn)移指令要根據(jù)某種條件產(chǎn)生程序分支，而分支程序在不同條件k執(zhí)行的指 令周期數(shù)是不同的，因而造成ccd的驅(qū)動(dòng)吋序不準(zhǔn)確。但是完全不使用轉(zhuǎn)移指

19、令，對(duì) 于上千像元的ccd來說，一個(gè)工作周期往往需要兒千字節(jié)甚至更多字節(jié)的程序存儲(chǔ)器。 解決的辦法是避免雙重循環(huán)結(jié)構(gòu)，采用若干重復(fù)的單循環(huán)結(jié)構(gòu)，±a補(bǔ)其他指令以解決不 同分支入u處機(jī)器周期數(shù)不同的問題，使產(chǎn)生的驅(qū)動(dòng)時(shí)序嚴(yán)格符合要求。（4）fpga/cpldcpld和fpga都是可編程邏輯器件，它們的規(guī)模較大，適合于時(shí)序、組合等邏輯電路應(yīng) 用場(chǎng)合，可以替代幾十甚至上百塊通用集成電路芯片。這種芯片具有可編程性和實(shí)現(xiàn)方 案容易改動(dòng)的特點(diǎn)，通過對(duì)cpld/fpga重新配置或編程，就可以實(shí)現(xiàn)一種新的功能。cpld 和fpga在其結(jié)構(gòu)上各有其特點(diǎn)，由于內(nèi)部結(jié)構(gòu)上的差異導(dǎo)致丫它們功能和性能上的差

20、別。fpga采用一種基于門陣列的結(jié)構(gòu)，內(nèi)部采用的是分段式互連結(jié)構(gòu)，而cpld則采用 的是連續(xù)式互連結(jié)構(gòu)。這一結(jié)構(gòu)上的差異使cpld消除了 fpga在定時(shí)上的差異，并在邏 輯單元之間提供了一條快速、其有固定延時(shí)的通路，因而可以通過設(shè)計(jì)模型精確的計(jì)算 信號(hào)在器件內(nèi)部的吋延。由于采用了全新的機(jī)構(gòu)、先進(jìn)的技術(shù)再加上max+plusii可編程 的開發(fā)環(huán)境，使cpld還具有高速度、高集成度、價(jià)格合理、開發(fā)周期短和有利于在線 編程等優(yōu)勢(shì)。但其兵體的過程，基木與其他兒種方法沒有太大的區(qū)別。1.2.2 ccd各種驅(qū)動(dòng)方式比較eprom（或eeprom）法，設(shè)計(jì)思想十分顯然，不論對(duì)任何型號(hào)的ccd，其硬件結(jié)構(gòu)兒乎

21、不需 要變化。只需按ccd的典型驅(qū)動(dòng)波形圖，將eprom輸出數(shù)據(jù)與ccd信號(hào)相對(duì)應(yīng)，以及將 波形轉(zhuǎn)化成數(shù)據(jù)即可，設(shè)計(jì)起來十分簡(jiǎn)單。而設(shè)計(jì)的系統(tǒng)性能穩(wěn)定，可以進(jìn)行程序檫除, 再開發(fā)，但是器件要工作還需要地址發(fā)生器，而根據(jù)前面分析的結(jié)果，要保存一個(gè)周期 的驅(qū)動(dòng)波形信號(hào)需要14k或以上存儲(chǔ)量，相應(yīng)的地址信號(hào)也需要14位或更多，設(shè)計(jì)這 么多位的同步計(jì)數(shù)器又增加y設(shè)計(jì)工作量，而且電路板面積也隨之增大。另外，存儲(chǔ)的 數(shù)據(jù)不能在系統(tǒng)修改。單片機(jī)驅(qū)動(dòng)方法與eprom方法有些相似。eprom方法每改變地址就輸出新的狀態(tài)數(shù)據(jù)， 單片機(jī)法每改變-次端u輸出指令就改變了輸出數(shù)據(jù)。在這種設(shè)計(jì)方法屮，硬件電路非 常簡(jiǎn)單，

22、但是存在資源浪費(fèi)較多，頻率較低的缺陷?？删幊踢壿嬈骷╢pga）設(shè)計(jì)法實(shí)現(xiàn)的系統(tǒng)集成度高、速度快、可靠性好。系統(tǒng)每一功能 模塊完成后可單獨(dú)仿真，整個(gè)系統(tǒng)完成吋也可在計(jì)算機(jī)上進(jìn)行仿真，不需要外部測(cè)試儀 器就可以檢查修改設(shè)計(jì)中的問題。另外，利用isp技術(shù)后，系統(tǒng)提供編程接口，電子系 統(tǒng)的硬件設(shè)計(jì)變得像軟件設(shè)計(jì)那樣靈活而乂易于修改。硬件的功能可以實(shí)時(shí)地加以修 改，或按規(guī)定程序改變組態(tài)。大規(guī)?？删幊踢壿嬈骷膽?yīng)用已經(jīng)是電子系統(tǒng)設(shè)計(jì)的趨勢(shì)。1.3 fpga器件的介紹1.3.1 fpga器件的基木原理fpga （field programmable gate array）,即現(xiàn)場(chǎng)呵編程門陣列，它是在 pa

23、l、gal、 cpld等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（asic）領(lǐng)域 屮的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門 電路數(shù)有限的缺點(diǎn)。目前以硬件描述語言（verilog或vhdl）所完成的電路設(shè)計(jì)，可以 經(jīng)過簡(jiǎn)單的綜合與布局，快速的燒錄至fpga上進(jìn)行測(cè)試，是現(xiàn)代1c設(shè)計(jì)驗(yàn)證的技術(shù) 主流14。這些可編輯元件可以被用來實(shí)現(xiàn)一些基木的邏輯門電路或者更復(fù)雜一些的組合 功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的fpga里面，這些可編輯的元件里也包含記 憶元件例如觸發(fā)器或者其他更加完整的記憶塊。fpga芯片是小批量系統(tǒng)提高系統(tǒng)集成 度、可靠性的最佳

24、選擇之一。fpga是由存放在片內(nèi)ram中的程序來設(shè)置其工作狀態(tài) 的，因此，工作時(shí)需要對(duì)片內(nèi)的ram進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用 不同的編程方式。加電時(shí)，fpga芯片將eprom中數(shù)據(jù)讀入片內(nèi)編程ram中，配置 完成后，fpga進(jìn)入工作狀態(tài)。掉電后，fpga恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此, fpga能夠反復(fù)使用。fpga的編程無須專用的fpga編程器，只須用通用的eprom、 prom編程器即可。當(dāng)需要修改fpga功能時(shí)，只需換一片eprom即可。這樣，同一 片fpga,不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，fpga的使用非常靈活。目前以硬件描述語言（verilog或v

25、hdl）所完成的電路設(shè)計(jì)，可以經(jīng)過簡(jiǎn)單的綜合與布 局，快速的燒錄至fpga上進(jìn)行測(cè)試，是現(xiàn)代1c設(shè)計(jì)驗(yàn)證的技術(shù)主流。這些可編輯元 件可以被用來實(shí)現(xiàn)一些基本的邏輯門電路（比如and、or、xor、not）或者更復(fù)雜 一些的組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的fpga里面，這些可編輯的元件 里也包含記憶元件例如觸發(fā)器（flip-flop）或者其他更加完整的記憶塊。系統(tǒng)設(shè)計(jì)師可 以根據(jù)需要通過可編輯的連接把fpga內(nèi)部的邏輯塊連接起來，就好像一個(gè)電路試驗(yàn)板 被放在了一個(gè)芯片里。一個(gè);li廠肜的成品fpga的邏輯塊和連接可以按照設(shè)計(jì)者而改 變，所以fpga可以完成所需要的邏輯功能。fpga 一般

26、來說比asic （專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計(jì)，而且消 耗更多的電能。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成見，可以被修改來改止程序中 的錯(cuò)誤和更便宜的造價(jià)。廠商也可能會(huì)提供便宜的但是編輯能力差的fpga。因?yàn)檫@些 芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開發(fā)是在普通的fpga上完成的，然后將 設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于asic的芯片上。另外一種方法是用cpld （復(fù)雜可編程邏輯器 件備）。fpga采用了邏輯單元陣列l(wèi)ca （logic cell array）這樣一個(gè)概念，內(nèi)部包括 可配置邏輯模塊 clb （configurable logic block）、輸出輸入模塊 iob （i

27、nput output block）和內(nèi)部連線（interconnect）三個(gè)部分?，F(xiàn)場(chǎng)可編程門陣列（fpga）是可編程器 件。與傳統(tǒng)邏輯電路和門陣列（如pal, gal及cpld器件）相比，fpga具有不同的 結(jié)構(gòu)，fpga利用小型查找表（16x1ram）來實(shí)現(xiàn)組合邏輯，每個(gè)查找表連接到一個(gè) d觸發(fā)器的輸入端，觸發(fā)器再來驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng)i/o,由此構(gòu)成了即可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)吋序邏輯功能的基木邏輯竽元模塊，這些模塊間利用金屬連線互相 連接或連接到i/o模塊。fpga的邏輯是通過向內(nèi)部靜態(tài)存儲(chǔ)單元加載編程數(shù)據(jù)來實(shí)現(xiàn) 的，存儲(chǔ)在存儲(chǔ)器單元中的值決定了邏輯單元的邏輯功能以及個(gè)模塊之間或

28、模塊與i/o 間的連接方式，并最終決定y邏輯單元的邏輯功能以及各模塊之間或模塊與i/o間的聯(lián) 接方式，并最終決定了 fpga所能實(shí)現(xiàn)的功能，fpga允許無限次的編程。目前主流的fpga仍是基于齊找表技術(shù)的，已經(jīng)遠(yuǎn)遠(yuǎn)超!li z先前版木的基木性能，并且 整合y常用功能(如ram、吋鐘管理和dsp)的硬核(asic型)模塊。fpga芯片主 要由7部分完成，分別為：可編程輸入輸出單元、基本可編程邏輯單元、完整的時(shí)鐘管 理、嵌入塊式ram、豐富的布線資源、內(nèi)嵌的底m功能單元和內(nèi)嵌專用硬件模塊。1.3.2 fpga器件的特點(diǎn)fpga的基本特點(diǎn)采用fpga設(shè)計(jì)asic電路(專用集成電路)，用戶不需要投片生

29、產(chǎn)，就能得到合用 的芯片。fpga可做其它全定制或半定制asic電路的中試樣片。fpga內(nèi)部省豐富的觸發(fā)器和i/o引腳。fpga是asic電路屮設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。fpga采用高速cmos工藝，功耗低，可以與cmos、ttl電平兼容?？梢哉f，fpga芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。fpga是由存放在片內(nèi)ram屮的程序來設(shè)置其工作狀態(tài)的，因此，工作吋需要對(duì)片內(nèi) 的ram進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時(shí)，fpga芯片將eprom巾數(shù)據(jù)讀入片內(nèi)編程ram中，配置完成后，fpga進(jìn) 入工作狀態(tài)。掉電后，fpga恢復(fù)成白片

30、，內(nèi)部邏輯關(guān)系消失，因此，fpga能夠反復(fù) 使用。fpga的編程無須專用的fpga編程器，只須用通用的eprom、prom編程器 即可。當(dāng)需要修改fpga功能時(shí)，只需換一片eprom即可。這樣，同一片fpga, 不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。岡此，fpga的使用非常靈活。第2章ccd的工作原理2.1 ccd的工作原理和過程介紹ccd的某本功能是電荷的存儲(chǔ)和電荷的轉(zhuǎn)移。它存儲(chǔ)由光或電激勵(lì)產(chǎn)生的信號(hào)電荷，當(dāng)對(duì)它施 加特定吋序的脈沖吋，其存儲(chǔ)的信號(hào)電荷便能在ccd內(nèi)作定向傳輸。ccd工作過程的主要問 題是信兮電荷的產(chǎn)生，存儲(chǔ)，傳輸，和檢測(cè)。在ccd中，電荷注入的方法冇很多，歸納起來， 可分

31、為光注入和電注入兩類。1:光注入當(dāng)光照射到ccd硅片上吋，在柵極附近的半導(dǎo)體體內(nèi) 產(chǎn)生電子一空穴對(duì)，m:多數(shù)載流了被柵極電樂排開，少數(shù)載流子則被收集在勢(shì)阱屮形成信號(hào)電 倚。ccd攝象器件的光敏單元為光注入方式。2:電注入所謂電注入就足ccd通過輸入結(jié)構(gòu) 對(duì)信號(hào)電壓或電流進(jìn)行電壓流進(jìn)行釆樣，然后將信號(hào)電壓或電流轉(zhuǎn)換為信號(hào)電荷。電荷的存儲(chǔ)構(gòu)成ccd的基本單元足mos （金屬-氧化物-半導(dǎo)體）結(jié)構(gòu)在柵極施加正偏壓之前, p型半導(dǎo)體屮空穴（多數(shù)載流了）分布是均勻的。當(dāng)柵極施加正偏灰v；,空穴被排斥，產(chǎn)生耗 盡區(qū)，偏壓繼續(xù)増加，耗盡區(qū)將進(jìn)一步向半導(dǎo)體內(nèi)延伸。當(dāng)正偏壓p型半導(dǎo)體的閾值電壓吋， 半導(dǎo)體與絕緣

32、體截面上的電勢(shì)（常稱為表面勢(shì)，川os表示）變得如此之高，以至于將半導(dǎo)體內(nèi) 的電子（少數(shù)載流子）吸引到表面，形成一層極薄的（約10um ）似電萜濃度很高的反型層，反型層 電荷的存在表明了 mos結(jié)構(gòu)存儲(chǔ)電疴的功能。然而，當(dāng)柵極電壓巾零變到尚于閾位電壓吋， 輕摻雜半導(dǎo)體中的少數(shù)載流了很少，不能立即建立反型層。在不存在反型層的情況下，耗盡區(qū) 將進(jìn)一步向體內(nèi)延伸，而且，柵極的襯底之間的絕人部分電壓降落在耗盡區(qū)上，如果隨后可以 獲得少數(shù)載流了，那么耗盡區(qū)將收縮，表ifii勢(shì)下降，氣化層上的電壓增加。當(dāng)捉供足夠的少數(shù)載 流子吋，表面勢(shì)可降低到半導(dǎo)體材料費(fèi)密能級(jí)的兩倍5。2.2設(shè)計(jì)屮的ccd芯片及m他ccd

33、芯片介紹tcd1251ud的芯片介紹tcd1251ud是a有高靈敏度、低暗屯流，2700像yc的ccd圖象傳感器。本傳感器川用干傳真、 圖象掃描和ocr。它包含一列2700像元的光電二極管，當(dāng)掃描一張a4的圖紙吋，可達(dá)到12 線/毫米的精度。其特性如下：像敏單元數(shù)fh 2700像元；像敏單元大?。簂lumxllum，中心距 為llum;光敏區(qū)域：采用高靈敏度、低暗電流的pn結(jié)作為光敏單吋例4 cmos 5v驅(qū)動(dòng); 封裝:采用22腳dip封裝6。tcd102c的芯片介紹tcd102c線性ccd是一二相雙溝道線陣ccd攝像器件，有效光敏單元2048個(gè)，光敏陣列 約28.672mm，光積分時(shí)間tsh

34、不小于2084ms,驅(qū)動(dòng)頻率為1mhz,其占空比為1:3。傳感器 閃部具冇采用保持電路。轉(zhuǎn)移脈沖fsh的周期即一次光積分的時(shí)間大于2084個(gè)t （t為驅(qū)動(dòng) 脈沖的fr的周期），高電平吋問至少為一個(gè)t。fi、f2的頻率為fr的一半7。2.2.3設(shè)計(jì)中應(yīng)用的tcd1500c的芯介紹設(shè)計(jì)屮;、v:用的tcd15（k）c是東芝公司線陣ccd閣像傳感器，tcd1500c是一種高靈敏度、低 昭電流、5340像元的線陣ccd閣象傳感器。該傳感器可用于傳真、閣象掃描和ocr。該器件 的內(nèi)部信號(hào)預(yù)處理電路包含釆樣保持和輸出預(yù)放人電路。像敏單元數(shù)h是5340,像敏單元人小 7mmx7mmx7mm（和鄰像元中心距為

35、7um）,光敏區(qū)域是采用高靈敏度pn結(jié)作作為光敏單元， 時(shí)鐘是二相（5v），p、j部電路是包含采樣保持電路，輸出預(yù)放人電路，封裝形式是22腳dip封 裝。2.3 tcd1500c驅(qū)動(dòng)過程tcd1500c在驅(qū)動(dòng)脈沖作用下開始工作。凼圖2-1可知，ccd的一個(gè)工作周期分為兩個(gè)階段： 光積分階段和電荷轉(zhuǎn)移階段。在光積分階段，sh為低電平，它使存儲(chǔ)柵和模擬移位寄存器隔離， 不會(huì)發(fā)生電荷轉(zhuǎn)移現(xiàn)象。存儲(chǔ)柵和模擬移位寄存器分別工作，存儲(chǔ)柵進(jìn)行光積分，模擬移位寄 存器則在驅(qū)動(dòng)脈沖的作用下中行地向輸出端轉(zhuǎn)移信號(hào)屯荷，再由sp進(jìn)行采樣和保持，最后由 os端分別輸出。rs信號(hào)清除寄存器屮的殘余電荷。在電荷轉(zhuǎn)移階段s

36、h為高電平，存儲(chǔ)柵和 模擬移位寄存器之間導(dǎo)通，實(shí)現(xiàn)感光陣列光積分所得的光生電荷勢(shì)阱中，此時(shí)，輸fli脈沖停止 工作，輸出端沒有有效電荷輸出。由于結(jié)構(gòu)上的安排，os先輸出13個(gè)虛設(shè)像元信號(hào)，再輸出 45個(gè)啞元像元，然后再輸出5 340個(gè)有效像元信號(hào)，之后再足12個(gè)啞元信號(hào)，輸出1個(gè)奇偶 檢測(cè)信號(hào)，以后便是空驅(qū)動(dòng)（空驅(qū)動(dòng)的數(shù)目可以是任意的）。unrlrlrlnrutmvlnn_ns圖2-1.tcd1500c的驅(qū)動(dòng)吋序圖 表2-1.tcd1500c的工作條件特性符號(hào)最小值典型值最大值單位吋鐘脈沖電壓高電平vo4.55.05.5v低電平0-0.5v轉(zhuǎn)移脈沖電壓高電平vsh4.55.05.5v低電平0-

37、0.5v復(fù)位脈沖電壓高電平vrs4.55.05.5v低電平00.5v采樣保持脈沖電壓高電平vsp4.55.05.5v低電平0-0.5v末級(jí)轉(zhuǎn)換電壓高電平vsw4.55.05.5v低電平00.5v電源電壓（模擬）vad11.412.013.0v電源電壓（數(shù)字）vdd11.012.013.0v表2-2.tcd1500c的時(shí)鐘特性特性符號(hào)最小值典型值最大值單位吋鐘脈沖頻率f<d-0.54.0mhz復(fù)位脈沖頻率frs1.08.0mhz釆樣保持脈沖頻率fsp-1.08.0mhz時(shí)鐘電容c(t>-10pf末級(jí)吋鐘電容ctp10pf轉(zhuǎn)移柵電容csh-10pf采樣保持柵電容csp-10pf轉(zhuǎn)換電容

38、csw10pf第3章fpga開發(fā)板fpga開發(fā)板實(shí)驗(yàn)屮使用的是fpga開發(fā)板。整個(gè)開發(fā)系統(tǒng)由核心板、sopc開發(fā)平臺(tái)和擴(kuò)展板構(gòu)成， 根據(jù)用戶不同的需求配置成不同的開發(fā)系統(tǒng)。系統(tǒng)根據(jù)用廣不同的設(shè)計(jì)需求來更換其它 不同系列的核心板，實(shí)驗(yàn)中使用的ep1c12核心板為基于altera cyclone器件的嵌入式 系統(tǒng)開發(fā)提供y個(gè)很好的硬件平臺(tái)，它可以為開發(fā)人員提供以下資源：(1) 主芯片采用 altera cyclone 器件 epic 12f324c8(2) epcs4i8配置芯片(3) 4個(gè)用戶自定義按鍵(4) 4個(gè)用戶自定義led(5) 1個(gè)七段碼led(6) 標(biāo)準(zhǔn)as編程接u和jtag調(diào)試接口

39、(7) 50mhz高精度時(shí)鐘源(8) 三個(gè)高密度擴(kuò)展接u(9) 系統(tǒng)上電復(fù)位電路(10) 支持+5v直接輸入，板上電源管理模塊191核心板主芯片采用324引腳、bga封裝的e1c12 fpga,它擁有12060個(gè)le, 52個(gè) m4k片上ram (共計(jì)239616bits), 2個(gè)高性能pll以及多達(dá)249個(gè)用戶自定義10。 fpga開發(fā)平臺(tái)提供了豐富的資源供學(xué)生或開發(fā)人員學(xué)習(xí)使用，資源拈接口通信、 控制、存儲(chǔ)、數(shù)據(jù)轉(zhuǎn)換以及人機(jī)交互顯示等兒大模塊，接u通信模塊乜拈spi接u、iic 接u、vga接口、rs232接口、usb接口、ps2鍵盤/鼠標(biāo)接口、1 一wire接u等；存 儲(chǔ)模塊拈eepro

40、m存儲(chǔ)器模塊等;數(shù)據(jù)轉(zhuǎn)換模塊氈拈串行adc、dac以及音頻code 等；人機(jī)交互顯示模塊僅括8個(gè)按鍵、16個(gè)led發(fā)光二極管顯示、1602字符型點(diǎn)陣 lcd、8位動(dòng)態(tài)7段碼管、實(shí)時(shí)時(shí)鐘、sd卡等。上述的這些資源模塊既可以滿足初學(xué)者 入門的要求，可以滿足開發(fā)人員進(jìn)行二次開發(fā)的要求。fpga芯片結(jié)構(gòu)口前主流的fpga仍是基于查找表技術(shù)的，已經(jīng)遠(yuǎn)遠(yuǎn)超出y先前版木的基木性能，并且 整合了常用功能(如ram、時(shí)鐘管理和dsp)的硬核(asic型)模塊。fpga芯片主 要由7部分完成，分別為：可編程輸入輸出單元、基木可編程邏輯單元、完整的時(shí)鐘管理、嵌入塊式ram、豐富的布線資源、內(nèi)嵌的底層功能單元和內(nèi)嵌專

41、用硬件模塊110。 各部分都有緊密的聯(lián)系。每個(gè)模塊的功能如下：（1）可編程輸入輸出申元（iob）可編程輸入/輸出單元簡(jiǎn)稱i/o單元，是芯片與外界電路的接口部分，完成不同電氣特性 下對(duì)輸入/輸出信號(hào)的驅(qū)動(dòng)與閃配要求。fpga內(nèi)的i/o按組分類，每組都能夠獨(dú)立地支 持不同的i/o標(biāo)準(zhǔn)。通過軟件的靈活配置，可適配不同的電氣標(biāo)準(zhǔn)與i/o物理特性，可 以調(diào)整驅(qū)動(dòng)電流的大小，可以改變上、下拉電附。目前，i/o 口的頻率也越來越高，一 些高端的fpga通過ddr寄存器技術(shù)可以支持高達(dá)2gbps的數(shù)據(jù)速率。外部輸入信號(hào) 可以通過iob模塊的存儲(chǔ)單元輸入到fpga的內(nèi)部，也可以直接輸入fpga內(nèi)部。當(dāng) 外部輸入

42、信號(hào)經(jīng)過iob模塊的存儲(chǔ)單元輸入到fpga內(nèi)部時(shí)，其保持時(shí)間（hold time） 的要求可以降低，通常默認(rèn)為0。為丫便于管理和適應(yīng)多種電器標(biāo)準(zhǔn)，fpga的iob被劃分為若干個(gè)組（bank）,每個(gè)bank 的接口標(biāo)準(zhǔn)由其接口電壓vcco決定，一個(gè)bank只能有一種vcco,但不同bank的 vcco可以不同。只有相同電氣標(biāo)準(zhǔn)的端u才能連接在一起，vcco電壓和同是接u標(biāo) 準(zhǔn)的基木條件。（2）可配置邏輯塊（clb）clb是fpga內(nèi)的基木邏輯單元。clb的實(shí)際數(shù)量和特性會(huì)依器件的不同而不同，但 是每個(gè)clb都包含一個(gè)可配置開關(guān)矩陣，此矩陣由4或6個(gè)輸入、一些選型電路（多 路復(fù)用器等）和觸發(fā)器組成

43、。開關(guān)矩陣是高度靈活的，可以對(duì)其進(jìn)行配置以便處理組合 邏輯、移位寄存器或ram。在xilinx公司的fpga器件中，clb由多個(gè)（一般為4個(gè) 或2個(gè)）相同的slice和附加邏輯構(gòu)成。每個(gè)clb模塊不僅可以用于實(shí)現(xiàn)組合邏輯、 時(shí)序邏輯，還可以配置為分布式ram和分布式rom。slice是xilinx公司定義的基本 邏輯單位，一個(gè)slice由兩個(gè)4輸入的函數(shù)、進(jìn)位邏輯、算術(shù)邏輯、存儲(chǔ)邏輯和函數(shù)復(fù) 用器組成。算術(shù)邏輯包括一個(gè)異或門（xorg）和一個(gè)專用與門（multand）, 個(gè)異 或門可以使一個(gè)slice實(shí)現(xiàn)2bit全加操作，專用與門用于提高乘法器的效率；進(jìn)位邏輯 由專用進(jìn)位信號(hào)和函數(shù)復(fù)用器（mu

44、xc）組成，用于實(shí)現(xiàn)快速的算術(shù)加減法操作；4輸 入函數(shù)發(fā)生器用于實(shí)現(xiàn)4輸入lut、分布式ram或16比特移位寄存器（virtex-5系列 芯片的slice巾的兩個(gè)輸入函數(shù)為6輸入，可以實(shí)現(xiàn)6輸入lut或64比特移位寄存器）; 進(jìn)位邏輯乜拈兩條快速進(jìn)位鏈，用于提高clb模塊的處理速度。數(shù)字吋鐘管理模塊(dcm)業(yè)內(nèi)大多數(shù)fpga均提供數(shù)字時(shí)鐘管理(xilinx的全部fpga均具有這種特性)。xilinx 推出最先進(jìn)的fpga提供數(shù)字時(shí)鐘管理和和位環(huán)路鎖定。和位環(huán)路鎖定能夠提供精確的 吋鐘綜合，且能夠降低抖動(dòng)，并實(shí)現(xiàn)過濾功能。嵌入式塊ram (bram)大多數(shù)fpga都具有內(nèi)嵌的塊ram，這大大拓

45、展了 fpga的應(yīng)用范圍和靈活性。塊ram 可被配置為單端u ram、雙端u ram、內(nèi)容地址存儲(chǔ)器(cam)以及fifo等常用存 儲(chǔ)結(jié)構(gòu)。ram、fifo是比較普及的概念，在此就不冗述。cam存儲(chǔ)器在其內(nèi)部的每個(gè) 存儲(chǔ)單元中都有一個(gè)比較邏輯，寫入cam中的數(shù)據(jù)會(huì)和內(nèi)部的每一個(gè)數(shù)據(jù)進(jìn)行比較， 并返冋與端u數(shù)據(jù)相同的所有數(shù)據(jù)的地址，因而在路由的地址交換器屮有廣泛的應(yīng)用。 除了塊ram,還可以將fpga中的lut靈活地配置成ram、rom和fifo等結(jié)構(gòu)。 在實(shí)際應(yīng)用中，芯片內(nèi)部塊ram的數(shù)量也是選擇芯片的一個(gè)重要因素。單片塊ram的容量為18k比特，即位寬為18比特、深度為1024,可以根據(jù)需要

46、改變 其位寬和深度，但要滿足兩個(gè)原則：首先，修改后的容量(位寬深度)不能大于18k比 特；其次，位寬最大不能超過36比特。當(dāng)然，可以將多片塊ram級(jí)聯(lián)起來形成更大的 ram,此吋只受限于芯片內(nèi)塊ram的數(shù)量，而不再受上面兩條原則約朿。豐富的布線資源布線資源連通fpga內(nèi)部的所食單元，而連線的長(zhǎng)度和工藝決定著信號(hào)在連線上的驅(qū)動(dòng) 能力和傳輸速度。fpga芯片內(nèi)部有著豐富的布線資源，根據(jù)工藝、長(zhǎng)度、寬度和分布 位置的不同而劃分為4類不同的類別。第一類是全局布線資源，用于芯片內(nèi)部全局時(shí)鐘 和全局復(fù)位/置位的布線；第二類是長(zhǎng)線資源，用以完成芯片bank間的高速信號(hào)和第二 全局吋鐘信號(hào)的布線；第三類是短線

47、資源，用于完成基木邏輯單元之間的邏輯互連和布 線；第四類是分布式的布線資源，用于專有時(shí)鐘、復(fù)位等控制信號(hào)線。在實(shí)際中設(shè)計(jì)者不需要直接選擇布線資源，布局布線器可0動(dòng)地根據(jù)輸入邏輯網(wǎng)表的拓 撲結(jié)構(gòu)和約朿條件選擇布線資源來連通各個(gè)模塊單元。從木質(zhì)上講，布線資源的使用方 法和設(shè)計(jì)的結(jié)果有密切、直接的關(guān)系。底m內(nèi)嵌功能單元內(nèi)嵌功能模塊主要指 dll (delay locked loop)、pll (phase locked loop)、dsp 和 cpu等軟處理核(softcore)。現(xiàn)在越來越豐富的內(nèi)嵌功能單元，使得單片fpga成為 了系統(tǒng)級(jí)的設(shè)計(jì)工其，使其其備了軟硬件聯(lián)合設(shè)計(jì)的能力，逐步向soc平臺(tái)

48、過渡。dll和pll具有類似的功能，可以完成吋鐘高精度、低抖動(dòng)的倍頻和分頻，以及占空 比調(diào)整和移和等功能。xilinx公司生產(chǎn)的芯片上集成了 dll, altera公司的芯片集成了 pll, lattice公司的新型芯片上同時(shí)集成了 pll和dll。pll和dll可以通過ip核生 成的工具方便地進(jìn)行管理和配置。內(nèi)嵌專用硬核內(nèi)嵌專用硬核是和對(duì)底m嵌入的軟核而言的，指fpga處理能力強(qiáng)大的硬核(hard core),等效于asic電路。為了提高fpga性能，芯片生產(chǎn)商在芯片內(nèi)部集成丫一些專 用的硬核。例如：為了提高fpga的乘法速度，主流的fpga中都集成了專用乘法器； 為了適用通信總線與接u標(biāo)準(zhǔn)

49、，很多高端的fpga內(nèi)部都集成丫申并收發(fā)器(serdes), 可以達(dá)到數(shù)十gbps的收發(fā)速度。xilinx公司的高端產(chǎn)品不僅集成了 power pc系列cpu,還內(nèi)嵌了 dsp core模塊，其 相應(yīng)的系統(tǒng)級(jí)設(shè)計(jì)工其是edk和platform studio,并依此提出丫片上系統(tǒng)(system on chip)的概念。通過powerpc、miroblaze、picoblaze等平臺(tái)，能夠開發(fā)標(biāo)準(zhǔn)的dsp處 理器及其和關(guān)應(yīng)用，達(dá)到soc的開發(fā)目的1h1。第4章ccd驅(qū)動(dòng)的總體原理圖木設(shè)計(jì)巾將利用verilog語言編寫的時(shí)序驅(qū)動(dòng)程序下載到fpga開發(fā)板巾，利用fpga 產(chǎn)生的吋序信號(hào)驅(qū)動(dòng)ccd芯片運(yùn)

50、行，將ccd運(yùn)行過程屮采集的信號(hào)利用ad轉(zhuǎn)換器進(jìn)t=3 if(一22uf150011ri/php/15(x)osdos$ni171:az89101*s17/-u?ssosdoskcssssv(adncnckcncrsfspv(dd)swv(ss)ncncncncsh181716151413192222012jp1r+12123456*178ueesetonresetc4r-4-4ipjp41516tcktdotmstdis 21920212223、24tcd1500c>ghd(3.3v4>gndepic12vcco.lufvcc卜5v：0.1ufcapcdsclk1avddcdsc

51、lk2avssakclkvinroeboffsetdrvddvmgdrvsscml(msb)d7vinbd6captd5capbd4avssd3avddd2sloaddisclk(lsb)cosdata1011121314u?ad982625/24o.luf232219lp圖4-2. tcd1500c驅(qū)動(dòng)電路圖ad9826是一個(gè)完整的模擬信號(hào)成像應(yīng)用處理器。它包括一個(gè)3-channel建筑設(shè)計(jì)樣品和 條件線性輸出的彩色ccd陣列。每個(gè)通道由一個(gè)輸入夾、和關(guān)加倍采樣器(cd),抵消 dac,以及可編程增益放大器(pga)，多路復(fù)用高性能16位a/d轉(zhuǎn)換器組成。ad9826 可以操作的速度大于15

52、msps。使用兩個(gè)訪問周期16位數(shù)字輸出到一個(gè)8位的多路復(fù) 用輸出字中。有一個(gè)可選的單個(gè)字節(jié)輸出模式。內(nèi)部寄存器通過3-wire串行接口設(shè)置， 并提供調(diào)整偏置和運(yùn)行模式。一個(gè)單一的ad9826運(yùn)行要5v供電。設(shè)計(jì)屮采用2通道cds模式，ad9826樣品的選擇渠道輸入電壓從ccd輸出。采樣點(diǎn) 的每一個(gè)和關(guān)雙采樣(cd)控制信號(hào)是cdsclk1和cdsclk2。cdsclk1下降沿水平參 考ccd波形。cdsclk2不降沿水平取決于ccd波形數(shù)據(jù)水平。每一個(gè)cd放大器輸出 之間的差異取決于ccd的參考數(shù)據(jù)的水平。其次，每一個(gè)cds放大器輸出電壓是由一 個(gè)偏移adc數(shù)模轉(zhuǎn)換器控制。然后w個(gè)可編程增益

53、放大器被多路復(fù)用，而且通過16位 adc控制。adc的陣列輸出順序?qū)有值牟方笛豠dcclk取樣。quartusi dsp應(yīng)用i 件開發(fā)、1 種可編程: 、行各種m 'ilog hdl 、ilog hdl 段可以不 旳約朿條 :ription og的設(shè)計(jì) ilog是由 :計(jì)算機(jī)對(duì)io第5章ccd驅(qū)動(dòng)時(shí)序程序5.1 quartusli 介紹quartus ii是altera公司的綜合性pld開發(fā)軟件，支持原理圖、vhdl、veriloghdl以 及ahd (altera hardware description language)等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的 綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整pld設(shè)計(jì)流程。quartus ii 可以在xp、linux以及unix上使用，除了可以使用tel腳木完成設(shè)計(jì)流程外，提供了 完善的用戶圖形界面設(shè)計(jì)方式。其有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特 點(diǎn)。quartusii支持altera的ip核，包含了 lpm/megafunct