版圖設(shè)計(jì)基礎(chǔ)

1、集成電路版圖設(shè)計(jì)與驗(yàn)證第四章 版圖設(shè)計(jì)基礎(chǔ)版圖設(shè)計(jì)的概念v版圖設(shè)計(jì)就是按照電路的要求和一定的工藝版圖設(shè)計(jì)就是按照電路的要求和一定的工藝參數(shù)，設(shè)計(jì)出元件的圖形參數(shù)，設(shè)計(jì)出元件的圖形, ,并進(jìn)行排列互連，并進(jìn)行排列互連，以設(shè)計(jì)出一套供以設(shè)計(jì)出一套供ICIC制造工藝中使用的光刻掩制造工藝中使用的光刻掩膜版的圖形，稱為版圖或工藝復(fù)合圖。膜版的圖形，稱為版圖或工藝復(fù)合圖。 掩模版圖設(shè)計(jì)的要求 版圖設(shè)計(jì)是制造IC的基本條件，版圖設(shè)計(jì)是否合理對成品率、電路性能、可靠性影響很大，版圖設(shè)計(jì)錯了，就一個電路也做不出來。若設(shè)計(jì)不合理，則電路性能和成品率將受到很大影響。版圖設(shè)計(jì)必須與線路設(shè)計(jì)、工藝設(shè)計(jì)、工藝水平適應(yīng)。

2、版圖設(shè)計(jì)者必須熟悉工藝條件、器件物理、電路原理等內(nèi)容。如何做一個優(yōu)秀的版圖設(shè)計(jì)師 ?v通曉基礎(chǔ)電學(xué)概念、工藝限制及特性;v對空間和版圖規(guī)劃擁有良好的想像和直覺的能力；v能夠?qū)W習(xí)和使用各種各樣的CAD工具。（1 1）軟件自動轉(zhuǎn)換到版圖，可人工調(diào)整（規(guī)則）軟件自動轉(zhuǎn)換到版圖，可人工調(diào)整（規(guī)則芯片）芯片）（2 2）布圖規(guī)劃（）布圖規(guī)劃（floor planning) floor planning) 工具工具 布局布線（布局布線（place & routeplace & route）工具）工具 在一定約束條件下對設(shè)計(jì)進(jìn)行物理劃分，并在一定約束條件下對設(shè)計(jì)進(jìn)行物理劃分，并初步確定芯片面積

3、和形狀、單元區(qū)位置、功能塊的初步確定芯片面積和形狀、單元區(qū)位置、功能塊的面積形狀和相對位置、面積形狀和相對位置、I/OI/O位置，產(chǎn)生布線網(wǎng)格，位置，產(chǎn)生布線網(wǎng)格，還可以規(guī)劃電源、地線以及數(shù)據(jù)通道分布。還可以規(guī)劃電源、地線以及數(shù)據(jù)通道分布。（3 3）全人工版圖設(shè)計(jì)：）全人工版圖設(shè)計(jì)：人工布圖規(guī)劃，提取單元，人工布局布線（由底人工布圖規(guī)劃，提取單元，人工布局布線（由底向上：小功能塊到大功能塊）向上：小功能塊到大功能塊） 版圖設(shè)計(jì)過程分類：版圖設(shè)計(jì)過程分類：單元庫中基本單元單元庫中基本單元較小的功能塊較小的功能塊總體版圖總體版圖版圖檢查與驗(yàn)證版圖檢查與驗(yàn)證布局布線布局布線布局布線布局布線較大的功能

4、塊較大的功能塊布局布線布局布線布圖規(guī)劃布圖規(guī)劃人工版圖設(shè)人工版圖設(shè)計(jì)典型過程計(jì)典型過程了解工藝現(xiàn)狀，確定工藝路線了解工藝現(xiàn)狀，確定工藝路線v確定工藝路線及光刻掩膜版的塊數(shù)。確定工藝路線及光刻掩膜版的塊數(shù)。v由制版和光刻工藝水平確定最小接觸孔的尺由制版和光刻工藝水平確定最小接觸孔的尺寸和光刻套刻精度。寸和光刻套刻精度。版圖設(shè)計(jì)的準(zhǔn)備工作版圖設(shè)計(jì)的準(zhǔn)備工作 解剖同類型的解剖同類型的IC的產(chǎn)品的產(chǎn)品 解剖同類型解剖同類型ICIC產(chǎn)品，可作為自己設(shè)計(jì)和生產(chǎn)產(chǎn)品，可作為自己設(shè)計(jì)和生產(chǎn)的借鑒。解剖工作包括版圖分析和基本尺寸的的借鑒。解剖工作包括版圖分析和基本尺寸的測量，元件性能測試和工藝解剖和分析幾個方測

5、量，元件性能測試和工藝解剖和分析幾個方面。通過版圖分析和基本尺寸的測量可獲得實(shí)面。通過版圖分析和基本尺寸的測量可獲得實(shí)際的線路圖和邏輯功能圖，可了解到版圖布局，際的線路圖和邏輯功能圖，可了解到版圖布局，還可取得各種元件尺寸的數(shù)據(jù)以了解其它單位還可取得各種元件尺寸的數(shù)據(jù)以了解其它單位或國外制版和光刻水平。但應(yīng)注意或國外制版和光刻水平。但應(yīng)注意“侵權(quán)侵權(quán)”問問題。題。版圖設(shè)計(jì)的準(zhǔn)備工作版圖設(shè)計(jì)的準(zhǔn)備工作4.1 CMOS VLSI制造工藝回顧 襯底和阱襯底和阱N + P +4.1 CMOS VLSI制造工藝回顧2柵極柵極 有源區(qū)有源區(qū) 接觸孔和通孔接觸孔和通孔 互連層互連層3. 鈍化層鈍化層硅晶圓硅

6、晶圓確定晶體管的基底區(qū)域確定晶體管的基底區(qū)域形成并描繪多晶硅柵的圖案形成并描繪多晶硅柵的圖案確定有源區(qū)確定有源區(qū)為接觸孔開孔為接觸孔開孔 （對每一個互連層）（對每一個互連層）確定互連層確定互連層用鈍化層覆蓋芯片用鈍化層覆蓋芯片為連線綁定形成鈍化層開孔為連線綁定形成鈍化層開孔4.2 分層和連接CMOSCMOS工藝的工藝的4 4種基本分層類型：種基本分層類型：1.1.導(dǎo)體：導(dǎo)體：擴(kuò)散區(qū)、金屬層、多晶層以及阱層都屬于此類。2.2.隔離層隔離層( (絕緣層絕緣層) )：這些層是用于隔離的層，它在垂直方向和水平方向上將各個導(dǎo)電層互相隔離開來。無論是在垂直方向還是在水平方向上都需要進(jìn)行隔離，以此來避免在個

7、別電氣節(jié)點(diǎn)之間產(chǎn)生“短路”現(xiàn)象。4.2 分層和連接3.3.接觸孔和通孔：接觸孔和通孔：這些層用于確定絕緣層上的切口(cut)。絕緣層用于分隔導(dǎo)體層，并且允許上下層通過切口或“接觸”孔進(jìn)行連接，像金屬通孔或者接觸孔就是這類的例子。在鈍化層上為綁定Pad開孔則是接觸層的另一種情況。4.4.注入層：注入層：通過摻雜使半導(dǎo)體層的性質(zhì)發(fā)生改變。 4.2 分層和連接生成光學(xué)掩模的掩模層的形狀和繪圖層不同生成光學(xué)掩模的掩模層的形狀和繪圖層不同: :v掩模層的層數(shù)可能比繪圖層多很多，在這種情況下，掩模層的層數(shù)可能比繪圖層多很多，在這種情況下，附加的掩模層是從繪圖層中自動生成的。附加的掩模層是從繪圖層中自動生成

8、的。v隔離層從不需繪制出來，它總是隱含于掩模層之中隔離層從不需繪制出來，它總是隱含于掩模層之中而作為制造工藝的一部分。而作為制造工藝的一部分。v任何時候提到任何時候提到“層層”的概念，都應(yīng)指繪圖層。的概念，都應(yīng)指繪圖層。v所有層的輸入是用高級所有層的輸入是用高級CADCAD軟件完成的，而后續(xù)的軟件完成的，而后續(xù)的分層操作同樣用計(jì)算機(jī)和復(fù)雜的軟件來完成。分層操作同樣用計(jì)算機(jī)和復(fù)雜的軟件來完成。 繪制版圖v多邊形( ploygon)v 線形(path) 4.2.1 多邊形v多邊形具有多邊形具有N N個邊的形狀個邊的形狀 。v多邊形主要用于覆蓋那些無法用簡單矩形覆多邊形主要用于覆蓋那些無法用簡單矩形

9、覆蓋的區(qū)域，如單元邊界、晶體管、蓋的區(qū)域，如單元邊界、晶體管、N N阱、接觸、阱、接觸、擴(kuò)散區(qū)以及晶體管柵極。擴(kuò)散區(qū)以及晶體管柵極。v另外，多邊形用于定義區(qū)域的方式非常靈活，另外，多邊形用于定義區(qū)域的方式非常靈活，這是因?yàn)樗鼈兛捎萌邕@是因?yàn)樗鼈兛捎萌?090角、角、4545角或在極角或在極少的情況下用手繪角度等多種角度來實(shí)現(xiàn)。少的情況下用手繪角度等多種角度來實(shí)現(xiàn)。多邊形實(shí)例 ：4.2.2 線形（path）v線形是由起點(diǎn)、終點(diǎn)、中間頂點(diǎn)以及寬線形是由起點(diǎn)、終點(diǎn)、中間頂點(diǎn)以及寬度值來確定的一種形狀。度值來確定的一種形狀。v主要用于連接器件，以及點(diǎn)對點(diǎn)的信號主要用于連接器件，以及點(diǎn)對點(diǎn)的信號傳送。傳

10、送。 線形實(shí)例v在版圖設(shè)計(jì)中，線形使用得越多，版圖的設(shè)在版圖設(shè)計(jì)中，線形使用得越多，版圖的設(shè)計(jì)效率就越高，而能使用多少線形則取決于計(jì)效率就越高，而能使用多少線形則取決于版圖的類型以及版圖設(shè)計(jì)工程師的工作習(xí)慣。版圖的類型以及版圖設(shè)計(jì)工程師的工作習(xí)慣。線形比多邊形更易于修改，并且包含更少的線形比多邊形更易于修改，并且包含更少的計(jì)算機(jī)數(shù)據(jù)。例如，移動一段線形只需要移計(jì)算機(jī)數(shù)據(jù)。例如，移動一段線形只需要移動一條邊，而移動同樣一段多邊形則需要移動一條邊，而移動同樣一段多邊形則需要移動多邊形兩側(cè)的兩條邊。動多邊形兩側(cè)的兩條邊。4.3 晶體管版圖簡介4.3 晶體管版圖簡介4.3 晶體管版圖簡介v用多晶硅的多

11、邊形來確定晶體管的柵極。用多晶硅的多邊形來確定晶體管的柵極。v用與晶體管柵極相鄰的擴(kuò)散區(qū)或有源區(qū)來確用與晶體管柵極相鄰的擴(kuò)散區(qū)或有源區(qū)來確定源區(qū)和漏區(qū)。應(yīng)注意的是，源、漏的標(biāo)號定源區(qū)和漏區(qū)。應(yīng)注意的是，源、漏的標(biāo)號實(shí)際上可以互換。實(shí)際上可以互換。v這個晶體管若正巧是一個這個晶體管若正巧是一個PMOSPMOS晶體管，那么晶體管，那么通過通過P+P+注入層可使有源區(qū)成為注入層可使有源區(qū)成為P P型摻雜區(qū)。型摻雜區(qū)。vPMOSPMOS晶體管位于晶體管位于N N型的阱（稱為型的阱（稱為N N阱）中，這阱）中，這就形成了晶體管的基底節(jié)點(diǎn)。就形成了晶體管的基底節(jié)點(diǎn)。4.3 晶體管版圖簡介vN N型有源區(qū)（

12、沒有型有源區(qū)（沒有P+P+注入層）會與注入層）會與N N阱相連通，阱相連通，這是因?yàn)檫@是因?yàn)镹 N阱和阱和N N型有源區(qū)具有相同的摻雜類型型有源區(qū)具有相同的摻雜類型(N(N型）。型）。v源、漏、阱的連接是通過另外的接觸層來實(shí)現(xiàn)源、漏、阱的連接是通過另外的接觸層來實(shí)現(xiàn)的。這類接觸層中最典型的就是用于連接第一的。這類接觸層中最典型的就是用于連接第一層金屬層的接觸層。層金屬層的接觸層。v將寬度和長度正確地標(biāo)注出來，注意寬度大于將寬度和長度正確地標(biāo)注出來，注意寬度大于長度！長度！4.3 晶體管版圖，請注意以下幾點(diǎn):v就版圖而言，晶體管的長度是源極和漏極之間的距就版圖而言，晶體管的長度是源極和漏極之間的

13、距離。把這即距離稱為長度也許并不直觀，因?yàn)榫w離。把這即距離稱為長度也許并不直觀，因?yàn)榫w管長度的物理尺寸要比其寬度小。管長度的物理尺寸要比其寬度小。v就晶體管性能而言，晶體管的長度是這樣定義的：就晶體管性能而言，晶體管的長度是這樣定義的：當(dāng)柵極當(dāng)柵極“導(dǎo)通導(dǎo)通”或或“開啟開啟”時，為了形成一個可測時，為了形成一個可測的電流，電子所必須移動的距離即為晶體管的長度。的電流，電子所必須移動的距離即為晶體管的長度。v柵極電壓控制電流。如果縮短源極和漏極之間的距柵極電壓控制電流。如果縮短源極和漏極之間的距離，則柵極電壓對電流的控制能力就會增強(qiáng)。概括離，則柵極電壓對電流的控制能力就會增強(qiáng)。概括地說，在同

14、一加工工藝上，如果兩個晶體管寬度相地說，在同一加工工藝上，如果兩個晶體管寬度相同，而長度不同，則柵長度短的晶體管必會產(chǎn)生更同，而長度不同，則柵長度短的晶體管必會產(chǎn)生更大的電流。更大的電流在概念上則意味著更快的性大的電流。更大的電流在概念上則意味著更快的性能。能。4.3 晶體管版圖，請注意以下幾點(diǎn):v就制造能力而言，晶體管的長度是多晶硅就制造能力而言，晶體管的長度是多晶硅（多晶）能夠可靠制造的最窄可能長度。多（多晶）能夠可靠制造的最窄可能長度。多晶尺寸越小，晶體管就越小，從而晶尺寸越小，晶體管就越小，從而ICIC就越小。就越小。所以，使用最小的柵長度來使芯片面積最小所以，使用最小的柵長度來使芯片

15、面積最小化是極具吸引力的?；菢O具吸引力的。v最小的柵長度最小的柵長度= = 特征尺寸特征尺寸慢速(弱)晶體管v！通過使晶體管寬度最小化和（或）增加?xùn)砰L度，就能夠很容易實(shí)現(xiàn)這一要求。延時元件或者弱反饋器件是我們使用慢速晶體管的實(shí)例。在這類情形中，柵的長度確實(shí)大于其寬度。NMOS晶體管的版圖 v簡單NMOS晶體管的版圖4.3.1 襯底連接的晶圓橫截面襯底連接的晶圓橫截面 vP型晶圓顯示襯底連接的晶圓橫截面顯示襯底連接的晶圓橫截面反相器基底連接的橫截面反相器基底連接的橫截面4.3.2 導(dǎo)體和接觸孔導(dǎo)體和接觸孔接觸孔和通孔的說明4.3.2 導(dǎo)體和接觸孔導(dǎo)體和接觸孔v在業(yè)界，接觸孔（contact)和

16、通孔（via)這兩個名詞有著細(xì)微的差別。v接觸孔特指最低層金屬孔，用于將最低層金屬和多晶硅或者擴(kuò)散層連接起來。v而通孔則是指允許更高層金屬進(jìn)行相互連接的孔（如金屬1 到金屬2,金屬2到金屬3）。4.3.3 反相器版圖反相器版圖反相器版圖和晶體管級電路圖反相器版圖和晶體管級電路圖 注意事項(xiàng)：注意事項(xiàng)：PMOS晶體管與VDD相連接，NMOS晶體管與VSS相連接。在電路圖和版圖中，NMOS晶體管和PMOS晶體管的柵極上有相同的IN信號，而其漏極上有相同的OUT信號。兩種晶體管的寬度不同在此例中，PMOS晶體管的寬度是NMOS晶體管的兩倍。對于N阱來說，N+區(qū)域?qū)嶋H上是與VDD相連接的，而電路圖中沒有

17、顯示這一連接關(guān)系。對于襯底來說，P+區(qū)域?qū)嶋H上是與VSS相連接的。而電路圖中沒有顯示這一連接關(guān)系。 設(shè)計(jì)規(guī)則設(shè)計(jì)規(guī)則(design rule): IC IC設(shè)計(jì)與工藝制備之間的接口設(shè)計(jì)與工藝制備之間的接口 制定目的：使芯片尺寸在盡可能小的前提下，制定目的：使芯片尺寸在盡可能小的前提下，避免線條寬度的偏差和不同層版避免線條寬度的偏差和不同層版套準(zhǔn)偏差套準(zhǔn)偏差可能可能帶來的問題，盡可能地提高電路制備的成品率。帶來的問題，盡可能地提高電路制備的成品率。4.4 IC版圖的設(shè)計(jì)規(guī)則版圖的設(shè)計(jì)規(guī)則 什么是版圖設(shè)計(jì)規(guī)則？什么是版圖設(shè)計(jì)規(guī)則？ 考慮器件在正常工作的條件下，根據(jù)實(shí)際工藝水平(包括光刻特性、刻蝕能

18、力、對準(zhǔn)容差等)和成品率要求，給出的一組同一工藝層及不同工藝層之間幾何尺寸的限制，主要包括線寬、間距、覆蓋、露頭、凹口、面積等規(guī)則，分別給出它們的最小值，以防止掩膜圖形的斷裂、連接和一些不良物理效應(yīng)的出現(xiàn)。4.4 IC版圖的設(shè)計(jì)規(guī)則版圖的設(shè)計(jì)規(guī)則設(shè)計(jì)規(guī)則的表示方法設(shè)計(jì)規(guī)則的表示方法 以以 為單位也叫做為單位也叫做“規(guī)整格式規(guī)整格式”把大多數(shù)尺寸（覆蓋，出頭等等）約定為的倍數(shù)。與工藝線所具有的工藝分辨率有關(guān)，線寬偏離理想特征尺寸的上限以及掩膜版之間的最大套準(zhǔn)偏差，一般等于柵長度的一半。優(yōu)點(diǎn)：版圖設(shè)計(jì)獨(dú)立于工藝和實(shí)際尺寸 每個尺寸之間沒有必然的比例關(guān)系，提高每一尺寸的合理度。目前一般雙極集成電路的

19、研制和生產(chǎn)，通常采用這類設(shè)計(jì)規(guī)則。在這類規(guī)則中，每個被規(guī)定的尺寸之間，沒有必然的比例關(guān)系。這種方法的好處是各尺寸可相對獨(dú)立地選擇，可以把每個尺寸定得更合理，所以電路性能好，芯片尺寸小。缺點(diǎn)是對于一個設(shè)計(jì)級別，就要有一整套數(shù)字，而不能按比例放大、縮小。設(shè)計(jì)規(guī)則的表示方法設(shè)計(jì)規(guī)則的表示方法2.2.以微米為單位也叫做以微米為單位也叫做“自由格式自由格式” ： 70年代末，Meed和Conway倡導(dǎo)以無量綱的“”為單位表示所有的幾何尺寸限制，把大多數(shù)尺寸（覆蓋，出頭等等）約定為的倍數(shù)。通常 取柵長取柵長度度L L的一半的一半，又稱等比例設(shè)計(jì)規(guī)則等比例設(shè)計(jì)規(guī)則。由于其規(guī)則簡單，主要適合于芯片設(shè)計(jì)新手使用

20、，或不要求芯片面積最小，電路特性最佳的應(yīng)用場合。在這類規(guī)則中，把絕大多數(shù)尺寸規(guī)定為某一特征尺寸“”的某個倍數(shù)。與工藝線所具有的工藝分辨率有關(guān)，線寬偏離理想特征尺寸的上限以及掩膜版之間的最大套準(zhǔn)偏差。1. 設(shè)計(jì)規(guī)則或規(guī)整格式設(shè)計(jì)規(guī)則設(shè)計(jì)規(guī)則或規(guī)整格式設(shè)計(jì)規(guī)則 寬度及間距：寬度及間距： 關(guān)于間距： diff：兩個擴(kuò)散區(qū)之間的間距不僅取決于工藝上幾何圖形的分辨率，還取決于所形成的器件的物理參數(shù)。如果兩個擴(kuò)散區(qū)靠得太近，在工作時可能會連通，產(chǎn)生不希望出現(xiàn)的電流。類 型 最 小 寬 度 最 小 間 距D i f f 3 3 P o l y - s i 2 2A l 3 3d i ff - p o l y

21、 poly-Si：取決于工藝上幾何圖形的分辨率。 Al:鋁生長在最不平坦的二氧化硅上， 因此，鋁的寬度和間距都要大些，以免短路或斷鋁。 diff-poly：無關(guān)多晶硅與擴(kuò)散區(qū)不能相互重疊，否則將產(chǎn)生寄生電容或寄生晶體管。AlPolydiff32 接觸孔接觸孔：孔的大?。?2diff、poly的包孔：1孔間距：1 Alpoly 說明：接觸孔的作說明：接觸孔的作用是將各種類型的半導(dǎo)體用是將各種類型的半導(dǎo)體與金屬引線進(jìn)行連接，這與金屬引線進(jìn)行連接，這些半導(dǎo)體材料包括些半導(dǎo)體材料包括N型硅、型硅、P型硅、多晶硅等。型硅、多晶硅等。 由于工藝的限由于工藝的限制，制，一般不做細(xì)長一般不做細(xì)長的接觸孔，而是

22、分的接觸孔，而是分成若干個小的接觸成若干個小的接觸孔來實(shí)現(xiàn)大面積的孔來實(shí)現(xiàn)大面積的接觸。接觸。 晶體管規(guī)則晶體管規(guī)則：多晶硅與擴(kuò)散區(qū)最小間距：。柵出頭：2，否則會出現(xiàn)S、D短路的現(xiàn)象。擴(kuò)散區(qū)出頭：2，以保證S或D有一定的面積。diffpoly2 P阱規(guī)則：阱規(guī)則：A2A3A1A4A5P阱薄氧區(qū)說明：制作p阱的目的是在N型硅襯底上形成一塊P型襯底區(qū)域，在一個設(shè)計(jì)中根據(jù)需要可能設(shè)計(jì)若干個p阱區(qū)。 A1=4：最小P阱寬度A2=2/6：P阱間距， A2=2 當(dāng)兩個P阱同電位 A2=6 當(dāng)兩個P阱異電位時，A3=3：P阱邊沿與內(nèi)部薄氧化區(qū)（有源區(qū)）的間距A4=5：P阱邊沿與外部薄氧化區(qū)（有源區(qū)）的間距A

23、5=8：P管薄氧化區(qū)與N管薄氧化區(qū)的間距版圖設(shè)計(jì)圖例版圖設(shè)計(jì)圖例ViV oT2 W/L=3/1T1 W/L=1/1PolyDiffAlconP阱ViVssV oVddMOS集成電路的版圖設(shè)計(jì)規(guī)則集成電路的版圖設(shè)計(jì)規(guī)則基本的基本的 設(shè)計(jì)規(guī)則圖解設(shè)計(jì)規(guī)則圖解 80年代中期，為適應(yīng)VLSI MOS電路制造工藝，發(fā)展了以微米為單位以微米為單位的絕對值表示的版圖規(guī)則。針對一些細(xì)節(jié)進(jìn)行具體設(shè)計(jì)，靈活性大，對電路性能的提高帶來很大方便。適用于有經(jīng)驗(yàn)的設(shè)計(jì)師以及力求挖掘工藝潛能的場合。目前一般的MOS IC研制和生產(chǎn)中，基本上采用這類規(guī)則。其中每個被規(guī)定的尺寸之間沒有必然的比例關(guān)系。顯然，在這種方法所規(guī)定的規(guī)

24、則中，對于一個設(shè)計(jì)級別，就要有一整套數(shù)字，因而顯得煩瑣。但由于各尺寸可相對獨(dú)立地選擇，所以可把尺寸定得合理。 2. 微米設(shè)計(jì)規(guī)則，又稱自由格式規(guī)則微米設(shè)計(jì)規(guī)則，又稱自由格式規(guī)則圖圖1.10設(shè)計(jì)規(guī)則設(shè)計(jì)規(guī)則v4.4.1 寬度規(guī)則寬度規(guī)則v4.4.2 間距規(guī)則間距規(guī)則v4.4.3 交疊規(guī)則交疊規(guī)則4.4.1 寬度規(guī)則寬度規(guī)則v多邊形的最小寬度（在制版時，所有的線形都會轉(zhuǎn)換為多邊形）是一關(guān)鍵尺寸，它定義了制造工藝的極限尺寸。晶體管的最小柵長就是這一規(guī)則的典型例子.v如果在某一分層中違反了最小寬度規(guī)則，那么就可能在該層上產(chǎn)生開路現(xiàn)象。v電源線的寬度：當(dāng)大電流穿過窄的金屬線時，金屬線就會像熔絲一樣，通電

25、時間過長或維持在較大電流的峰值時，都會使金屬多邊形在應(yīng)力作用下斷開。4.4.1 寬度規(guī)則寬度規(guī)則v多邊形的長度通常沒有限制：可是在某些工藝中，可能會對最小面積進(jìn)行規(guī)定（例如，對于通孔或接觸孔來說，必須同時滿足寬度和長度規(guī)則）。4.4.1 寬度規(guī)則寬度規(guī)則4.4.2 間距規(guī)則間距規(guī)則v間距規(guī)則（space rule）是另一個關(guān)鍵尺寸，它指的是兩個多邊形之間的最小距離。v1 和2 是在平行和對角情況下，金屬1 之間的最小間距規(guī)則檢查示例。v3 是多邊形以45角并行的情況下，多晶之間的間距規(guī)則示例。v4、5、6 是多邊形成90角和45角的情況下，金屬2 之間的間距規(guī)則示例。4.4.2 間距規(guī)則間距規(guī)

26、則v7 是在只有單一方向上的距離或者拐角情況下，有源之間的間距規(guī)則檢查示例。v8 多晶硅多邊形之間的間距。晶體管結(jié)構(gòu)內(nèi)的多晶硅柵之間的間距值和晶體管結(jié)構(gòu)外的多晶硅柵之間的間距值是不同的。v間距規(guī)則不但應(yīng)用于同一層上的多邊形，也應(yīng)用于不同層之間或不同情況下的多邊形或結(jié)構(gòu)。有源上的接觸孔和多晶硅柵之間要求有一定的間距，這就是一個不同層之間遵守間距規(guī)則的實(shí)例4.4.2 間距規(guī)則間距規(guī)則4.4.2 間距規(guī)則間距規(guī)則4.4.3 交疊規(guī)則交疊規(guī)則v交疊規(guī)則（overlap rule）被定義為一個多邊形與另一個多邊形之間相互交疊（或相互包裹）的最小尺寸限制。金屬層與通孔或接觸孔交疊就是這一規(guī)則的一個典型例子

27、。v該規(guī)則中所指的多邊形總是位于不同層上，而這也正是版圖設(shè)計(jì)中需要此類規(guī)則的主要原因。4.4.3 交疊規(guī)則交疊規(guī)則v只要是使用不同層上的多邊形來制造某種結(jié)構(gòu)，那么放置多邊形的預(yù)期位置與實(shí)際位置之間就很可能會出現(xiàn)偏差。v對于某些分層來說，多邊形間的偏差可能會導(dǎo)致電路連接出現(xiàn)不希望有的開路或短路。從根本上來說，交疊規(guī)則通過確保預(yù)期的連接關(guān)系不會因制造工藝而遭破壞，來減少制造工藝中由于分層間細(xì)微的偏差所帶來的影響。4.4.3 交疊規(guī)則交疊規(guī)則4.4.3 交疊規(guī)則交疊規(guī)則v1和2兩種情況，說明有源與金屬1 間不充分連接所造成的后果。v第三種情況中，金屬1 和金屬2 之間存在交疊問題。通孔也沒有和金屬1

28、 交疊，所以即使有連接，它也是最弱的。v通常，有這樣兩種交疊規(guī)則：有源交疊柵，柵交疊有源區(qū)。4.4.3 交疊規(guī)則交疊規(guī)則4.4.3 交疊規(guī)則交疊規(guī)則vOut4 節(jié)點(diǎn)是有源多邊形充分交疊柵層的例子。v與之相對比的是Out3 節(jié)點(diǎn)。Out3 節(jié)點(diǎn)中的一個過薄區(qū)域在制造中很可能無法生成。vOutl 和Out2 是柵層交疊有源層的例子?？梢钥闯?，由于柵層沒有充分交疊有源區(qū)，使得接點(diǎn)Out2 和VDD 同為有源多邊形的一部分而短路。4.5通用設(shè)計(jì)步驟4.5通用設(shè)計(jì)步驟v步驟1：因?yàn)樵摬襟E對于我們以正確方式開始設(shè)計(jì)版圖是至關(guān)重要的。v在這一步驟中，會收集并回顧所有相關(guān)的版圖設(shè)計(jì)知識，并將其應(yīng)用到被考慮的特

29、定電路設(shè)計(jì)中。這一步驟的目的在于，盡可能對所有組元和信號所在的總區(qū)域進(jìn)行文檔記錄，并在此基礎(chǔ)上制定出整個版圖設(shè)計(jì)的策略。4.5通用設(shè)計(jì)步驟v步驟2 是設(shè)計(jì)的簡單實(shí)現(xiàn)：基于設(shè)計(jì)的真實(shí)實(shí)現(xiàn)來進(jìn)行版圖規(guī)劃，并且可能對它進(jìn)行某些修改。可以將設(shè)計(jì)過程想像為這樣一個過程：首先“自頂向下地規(guī)劃”,然后“自底向上地實(shí)現(xiàn)”。v如果版圖規(guī)劃很合理，那么只須做細(xì)微的調(diào)整。相應(yīng)地版圖設(shè)計(jì)的完成就會變得非常容易。4.5通用設(shè)計(jì)步驟v步驟3 的大部分工作是基于計(jì)算機(jī)的檢查。v除了基于計(jì)算機(jī)的檢查之外，建議還進(jìn)行目視檢查，這是因?yàn)橛?jì)算機(jī)的自動檢查實(shí)際上只依賴于所輸入的規(guī)則。將設(shè)計(jì)打印出來并對它進(jìn)行觀察有時會更加可靠。v另外

30、，大多數(shù)設(shè)計(jì)的許多方面單靠計(jì)算機(jī)是檢查不出來的，比如說，對稱版圖的對稱度等。因此，應(yīng)該將這些目視檢查項(xiàng)列入核查清單以示提醒。4.5通用設(shè)計(jì)步驟v步驟4 是最終的完整性檢查和交叉檢查，它和最終版圖參數(shù)提取步驟一起，目的是確定是否所有的要求都已被滿足且沒有遺漏。4.6 通用準(zhǔn)則通用準(zhǔn)則v4.6.1 電源線版圖設(shè)計(jì)準(zhǔn)則電源線版圖設(shè)計(jì)準(zhǔn)則v4.6.2 信號線版圖設(shè)計(jì)準(zhǔn)則信號線版圖設(shè)計(jì)準(zhǔn)則v4.6.3 晶體管版圖設(shè)計(jì)準(zhǔn)則晶體管版圖設(shè)計(jì)準(zhǔn)則v4.6.4 層次化版圖設(shè)計(jì)準(zhǔn)則層次化版圖設(shè)計(jì)準(zhǔn)則v4.6.5 質(zhì)量度量標(biāo)準(zhǔn)質(zhì)量度量標(biāo)準(zhǔn)4.6.1 電源線版圖設(shè)計(jì)準(zhǔn)則電源線版圖設(shè)計(jì)準(zhǔn)則v在開始進(jìn)行任一單元的版圖設(shè)計(jì)之

31、前，必須先確定電源線v基于下述準(zhǔn)則來確定線寬:電源線是僅給單元內(nèi)部供電，還是需要為其他單元供電而作為芯片電源網(wǎng)格中的一部分？利用不同分層的電阻率來確定合適的線寬。v使用最底層金屬作為晶體管級單元的電源線。v避免在電源線上開槽。 電源線上會通過大量的電流；因此，重要的是應(yīng)確保以一致的線寬對電源線進(jìn)行布線，并且不在線上開槽。線上的任一開槽都可能使該處的電源線像熔絲一樣，在強(qiáng)電流情況下電源線可能會斷裂。v避免在單元上方布電源線。 除非使用自動布線工具，否則不推薦在單元上方布電源線。4.6.2 信號線版圖設(shè)計(jì)準(zhǔn)則信號線版圖設(shè)計(jì)準(zhǔn)則v針對信號線布線的準(zhǔn)則針對信號線布線的準(zhǔn)則：基于工藝參數(shù)和電路要求選擇布

32、線層。對于每一種工藝，應(yīng)該根據(jù)分層的電阻和電容參數(shù)來確定所有的標(biāo)準(zhǔn)布線層，而諸如N阱、有源、高阻多晶柵等分層,則不能用于布線。使輸入信號線寬度最小化。使設(shè)計(jì)的信號線布線最小化也很重要，這樣可以降低信號線的輸入電容。當(dāng)信號作為單元的一部分，需被多次使用時，這一點(diǎn)尤其重要，例如I/O單元內(nèi)的時鐘信號線。1.謹(jǐn)慎地選擇布線寬度。選擇信號線的布線寬度必須深思熟慮。將最小的設(shè)計(jì)規(guī)則線寬作為實(shí)際布線寬度是很吸引人的。4.6.2 信號線版圖設(shè)計(jì)準(zhǔn)則信號線版圖設(shè)計(jì)準(zhǔn)則v在同一層中采用一致的金屬布線方向。對于每個分層來說，保持一致的金屬方向，并且和相鄰分層的金屬方向交錯開來是很有意義的。例如，如果金屬1、金屬3

33、、金屬5水平地布線，則金屬2、金屬4、金屬6應(yīng)該垂直地布線。4.6.2 信號線版圖設(shè)計(jì)準(zhǔn)則信號線版圖設(shè)計(jì)準(zhǔn)則v標(biāo)注出所有重要信號。這對版圖驗(yàn)證過程尤其是LVS是非常重要的。當(dāng)節(jié)點(diǎn)被標(biāo)注出來后，錯誤診斷、短路排查都將變得容易，LVS運(yùn)行時間也會縮短。v確定每個連接的最少接觸孔數(shù)。不要認(rèn)為每個連接上僅使用單個接觸孔或通孔就已足夠。比方說，某些存儲器會盡可能地使用雙接觸孔來增加可靠性。4.6.3 晶體管版圖設(shè)計(jì)準(zhǔn)則晶體管版圖設(shè)計(jì)準(zhǔn)則v針對單元級設(shè)計(jì)環(huán)境的設(shè)計(jì)準(zhǔn)則：v使用預(yù)先定義的模板來進(jìn)行PMOS和NMOS晶體管的布局。應(yīng)預(yù)先定義好單元的結(jié)構(gòu)，并且該模板應(yīng)將一組單元的基本版圖規(guī)劃封裝起來。v使用指狀

34、晶體管來實(shí)現(xiàn)大的晶體管和關(guān)鍵的晶體管。根據(jù)單元高度定義了晶體管的最大寬度，而若要設(shè)計(jì)一個晶體管版圖，其寬度超過了此高度，那又該如何呢？辦法是將晶體管分成像“手指狀”的多個并聯(lián)晶體管。4.6.3 晶體管版圖設(shè)計(jì)準(zhǔn)則晶體管版圖設(shè)計(jì)準(zhǔn)則4.6.3 晶體管版圖設(shè)計(jì)準(zhǔn)則晶體管版圖設(shè)計(jì)準(zhǔn)則將晶體管設(shè)計(jì)成指狀構(gòu)造 v將與非門設(shè)計(jì)成指狀構(gòu)造示例4.6.3 晶體管版圖設(shè)計(jì)準(zhǔn)則晶體管版圖設(shè)計(jì)準(zhǔn)則v避免“軟連接”節(jié)點(diǎn)?！败涍B接”節(jié)點(diǎn)是指通過非布線層進(jìn)行連接的節(jié)點(diǎn),由于非布線層具有很高的阻抗，若通過它們進(jìn)行連接，會導(dǎo)致電路性能變差，因此它們通常會被標(biāo)注出來。4.6.4 層次化版圖設(shè)計(jì)準(zhǔn)則層次化版圖設(shè)計(jì)準(zhǔn)則開發(fā)和使用版

35、圖規(guī)則。 在規(guī)劃階段確定設(shè)計(jì)的層次劃分。將被例化多次的電路模塊定為單元。將設(shè)計(jì)分成功能模塊或區(qū)域指定模塊。將設(shè)計(jì)劃分成一些允許多個設(shè)計(jì)工程師并行設(shè)計(jì)的模塊。 提出一套針對靠近單元邊界區(qū)域的版圖設(shè)計(jì)標(biāo)準(zhǔn)，并在設(shè)計(jì)過程中遵守這一標(biāo)準(zhǔn)。 4.7設(shè)計(jì)實(shí)現(xiàn)v單元版圖設(shè)計(jì)：注意設(shè)計(jì)規(guī)則；電源的精心設(shè)計(jì)；面積節(jié)??；與其他單元的接口v模塊版圖設(shè)計(jì)：注意功能不同的模塊，如數(shù)字和模擬混合v芯片版圖設(shè)計(jì)：芯片的外界的接口定義和規(guī)劃；遍及整個芯片的關(guān)鍵信號的布置；估計(jì)芯片尺寸4.8.5 質(zhì)量度量標(biāo)準(zhǔn)質(zhì)量度量標(biāo)準(zhǔn)面積性能空隙率可制造性可維護(hù)性長期的可靠性（即電遷移）接口兼容性（即是否適合于所有的例化情形？）可收縮性（即是否即使將來工藝尺寸縮小，版圖亦同樣適用？）可重用性（即版圖是否適合于移植或是重定義到不同的工藝上？）版圖設(shè)計(jì)流程的兼容性（即版圖是否和所有的后續(xù)工具和方法兼容，例如布局布線工具）4.9 驗(yàn)證驗(yàn)證v4.9.1 設(shè)計(jì)規(guī)則檢查設(shè)計(jì)規(guī)則檢查v4.9.2 版圖電路圖對比檢查版圖電路圖對比檢查v4.9.3 電學(xué)規(guī)則檢查電學(xué)規(guī)則檢查4.9.1 設(shè)計(jì)規(guī)則