eda4位十進制頻率計

1、常州大學(xué)EDA技術(shù)課程設(shè)計報告 學(xué)號： XXXXXX XX 大 學(xué)EDA 技 術(shù) 課 程 設(shè) 計 報 告題 目： 4位十進制頻率計設(shè)計 學(xué) 生： XXX 學(xué)院（系）： 信息科學(xué)與工程學(xué)院 專業(yè)班級： 電子XXX 指導(dǎo)教師： XXXX EDA課程設(shè)計任務(wù)書一、設(shè)計題目 4位十進制頻率計設(shè)計二、設(shè)計背景 在1秒鐘的時間間隔內(nèi)對輸入時鐘信號的時鐘上升沿進行計數(shù)，計數(shù)1秒鐘該時鐘有多少個時鐘周期，即得到時鐘頻率。設(shè)計一4位加法十進制計數(shù)器進行計數(shù)，有一4位計數(shù)值輸出端，計數(shù)到10則有1位計數(shù)溢出，輸出至溢出端。該溢出端可連至另一4位加法十進制計數(shù)器的輸入端進行計數(shù)，以此類推，由4個加法計數(shù)器級聯(lián)，它們

2、的計數(shù)值組成了頻率計4位計數(shù)值，經(jīng)鎖存器連至數(shù)碼管顯示。三、設(shè)計內(nèi)容及要求設(shè)計內(nèi)容：設(shè)計一4位十進制頻率計，對輸入信號的頻率進行測量，將測量頻率值經(jīng)由數(shù)碼管顯示。（1）設(shè)計含異步清零和同步時鐘使能的4位10進制加法計數(shù)器，有一輸入端CLK，清零復(fù)位端RST，使能端ENA，4位加法計數(shù)輸出端OUTY和1位溢出端COUT。（2）為了數(shù)據(jù)顯示穩(wěn)定，不會因周期性清零而閃爍，設(shè)計一4位鎖存器，對輸出數(shù)據(jù)鎖存。（3）設(shè)計一測頻控制器，產(chǎn)生1s的計數(shù)允許信號，1S結(jié)束后產(chǎn)生計數(shù)值鎖入鎖存器的鎖存信號和為下一測頻計數(shù)周期作準(zhǔn)備的計數(shù)器清零信號。1HZ測頻控制信號作為其輸入。要求：1）根據(jù)系統(tǒng)設(shè)計要求，采用自頂

3、向下的方法，劃分系統(tǒng)主要模塊，畫出整體設(shè)計原理框圖。2）根據(jù)工作原理、用硬件描述語言對設(shè)計內(nèi)容實現(xiàn)，列出設(shè)計程序清單，給出仿真波形圖和調(diào)試中存在問題及解決方法。3）設(shè)計內(nèi)容下載至目標(biāo)芯片，在EDA的GW48型實驗箱進行功能驗證。4）談?wù)勗撜n題的課程設(shè)計中遇到的問題，獲得哪些技能和體會，以及建設(shè)性意見。四、設(shè)計步驟和安排：（1）題目安排；圖書館查相關(guān)資料；（2）設(shè)計原理研究，總體設(shè)計；（3）各主要模塊的VHDL設(shè)計。各模塊的設(shè)計仿真分析。 (4) 完成系統(tǒng)頂層文件設(shè)計，系統(tǒng)總體功能的仿真分析。 (5) 將設(shè)計內(nèi)容進行硬件配置，在GW48實驗箱上進行調(diào)試。 (6) 撰寫課程設(shè)計報告、答辯并提交報告

4、。EDA技術(shù)課程設(shè)計報告1 前言1.1 概念 本系統(tǒng)為4位十進制頻率計設(shè)計。系統(tǒng)任務(wù)描述：在1秒鐘的時間間隔內(nèi)對輸入時鐘信號的時鐘上升沿進行計數(shù)，計數(shù)1秒鐘該時鐘有多少個時鐘周期，即得到時鐘頻率。1.2 系統(tǒng)要求及意義設(shè)計一4位加法十進制計數(shù)器進行計數(shù)，有一4位計數(shù)值輸出端，計數(shù)到10則有1位計數(shù)溢出，輸出至溢出端。該溢出端可連至另一4位加法十進制計數(shù)器的輸入端進行計數(shù)，以此類推，由4個加法計數(shù)器級聯(lián)，它們的計數(shù)值組成了頻率計4位計數(shù)值，經(jīng)鎖存器連至數(shù)碼管顯示。1.3 系統(tǒng)的主要功能 在1秒鐘的時間間隔內(nèi)對輸入時鐘信號的時鐘上升沿進行計數(shù)，計數(shù)1秒鐘該時鐘有多少個時鐘周期，即得到時鐘頻率。1.

5、4 系統(tǒng)的使用原理根據(jù)頻率的定義和頻率測量的基本原理，測定信號的頻率必須有一個脈寬為1 秒的對輸入信號脈沖計數(shù)允許的信號；1秒計數(shù)結(jié)束后，計數(shù)值鎖入鎖存器的鎖存信號和為下一測頻計數(shù)周期作準(zhǔn)備的計數(shù)器清零信號。這清零個信號可以由一個測頻控制信號發(fā)生器（CONTROL）產(chǎn)生，它的設(shè)計要求是，CONTROL的計數(shù)使能信號CNT_EN能產(chǎn)生一個1秒脈寬的周期信號，并對頻率計的每一計數(shù)器frequency的ENA使能端進行同步控制。當(dāng)CNT_EN高電平時，允許計數(shù)；低電平時停止計數(shù)，并保持其所計的脈沖數(shù)。在停止計數(shù)期間，首先需要一個鎖存信號LOAD的上跳沿將計數(shù)器在前1秒鐘的計數(shù)值鎖存進各鎖存器REG4

6、B中，并由外部的7段譯碼器譯出，顯示計數(shù)值。設(shè)置鎖存器的好處是，顯示的數(shù)據(jù)穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。鎖存信號之后，必須有一清零信號RST_CNT對計數(shù)器進行清零，為下1秒鐘的計數(shù)操作作準(zhǔn)備。 2 系統(tǒng)的VHDL設(shè)計 2.1 設(shè)計內(nèi)容：設(shè)計一4位十進制頻率計，對輸入信號的頻率進行測量，將測量頻率值經(jīng)由數(shù)碼管顯示。（1）設(shè)計含異步清零和同步時鐘使能的4位10進制加法計數(shù)器，有一輸入端CLK，清零復(fù)位端RST，使能端ENA，4位加法計數(shù)輸出端OUTY和1位溢出端COUT。（2）為了數(shù)據(jù)顯示穩(wěn)定，不會因周期性清零而閃爍，設(shè)計一4位鎖存器，對輸出數(shù)據(jù)鎖存。（3）設(shè)計一測頻控制器，產(chǎn)生1s

7、的計數(shù)允許信號，1S結(jié)束后產(chǎn)生計數(shù)值鎖入鎖存器的鎖存信號和為下一測頻計數(shù)周期作準(zhǔn)備的計數(shù)器清零信號。1HZ測頻控制信號作為其輸入。 2.2 系統(tǒng)的設(shè)計流程圖第 1 頁 共 16 頁14位十進制頻率計 2 34位10進制加法計數(shù)器4位鎖存器測頻控制器2.3 系統(tǒng)頂層原理圖2.4 系統(tǒng)的工作框圖FINF1（1HZ） 4位鎖存器測頻控制器計數(shù)器 7段譯碼顯示管 2.5 4位10進制加法計數(shù)器的設(shè)計設(shè)計含異步清零和同步時鐘使能的4位10進制加法計數(shù)器，有一輸入端CLK，清零復(fù)位端RST，使能端ENA，4位加法計數(shù)輸出端OUTY和1位溢出端COUT。 2.5.1 設(shè)計流程圖 開始 RST=1？NCLK上

8、升沿？ENA=1？YYYq1<=q1+1q1<=”0000”q1<=”1001”q1<=”0000”COUT<=1COUT<=0OUTY<=q1 結(jié)束NN 2.5.2 VHDL程序 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY frequency IS PORT(CLK:IN STD_LOGIC;-時鐘信號 RST:IN STD_LOGIC;-清零信號 ENA:IN STD_LOGI

9、C;-計數(shù)使能信號 COUT:OUT STD_LOGIC;-溢出端 OUTY:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);-計數(shù)結(jié)果END frequency;ARCHITECTURE behave OF frequency IS SIGNAL q1:STD_LOGIC_VECTOR(3 DOWNTO 0);-定義4位信號q1BEGIN PROCESS (CLK) BEGIN IF (RST='1')THEN -異步清零 q1<="0000" ELSEIF (CLK 'EVENT AND CLK='1')T

10、HEN -在時鐘信號CLK的上升沿 IF ENA='1' THEN -同步使能端為1，讓信號從0-9進行計數(shù) q1<=q1+1; IF q1="0000" THEN COUT<='0' ELSIF q1="1001" THEN-超出9時進位 q1<="0000" COUT<='1' -進位1 END IF; END IF; END IF; END IF; OUTY<=q1; END PROCESS;END behave; 2.5.3 波形圖 2.5.4 原理

11、圖 2.6 4位鎖存器的設(shè)計為了數(shù)據(jù)顯示穩(wěn)定，不會因周期性清零而閃爍，設(shè)計一4位鎖存器，對輸出數(shù)據(jù)鎖存。2.6.1 設(shè)計流程圖NY開始LOAD上升沿？輸入DIN結(jié)束DOUT<=DIN2.6.2 VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY reg4b IS PORT(LOAD:IN STD_LOGIC;-控制端，置1時鎖存輸出 DIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0);-輸入的計數(shù)值 DOUT:OUT STD_LOGIC_VECTOR

12、(3 DOWNTO 0);-輸出的計數(shù)值END reg4b;ARCHITECTURE behave OF reg4b ISBEGIN PROCESS (LOAD) BEGIN IF LOAD'EVENT AND LOAD='1' THEN -在LOAD上升沿時鎖存輸出DOUT<=DIN;END IF;END PROCESS;END behave;2.6.3 波形圖2.6.4 原理圖 2.7 測頻控制器的設(shè)計設(shè)計一測頻控制器，產(chǎn)生1s的計數(shù)允許信號，1S結(jié)束后產(chǎn)生計數(shù)值鎖入鎖存器的鎖存信號和為下一測頻計數(shù)周期作準(zhǔn)備的計數(shù)器清零信號。1HZ測頻控制信號作為其輸入。 2

13、.7.1 設(shè)計流程圖開始CLK上升沿？tmp=1？tmp<=0CNT_EN<=1tmp<=tmp+1CNT_EN<=0LOAD<=NOT CNT_ENCLK=0& CNT_EN=0RST_CNT<='1'RST_CNT<='0' 結(jié)束YYNNYN 2.7.2 VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY control IS POR

14、T(CLK:IN STD_LOGIC;-測頻控制信號（驗證時取1HZ） CNT_EN:BUFFER STD_LOGIC; -計數(shù)器時鐘使能 LOAD:OUT STD_LOGIC;-輸出鎖存信號 RST_CNT:OUT STD_LOGIC);-計數(shù)器清零END control;ARCHITECTURE behave OF control ISSIGNAL tmp:INTEGER RANGE 0 TO 1;BEGIN PROCESS (CLK,CNT_EN) BEGINIF (CLK'EVENT AND CLK='1')THEN -1HZ時鐘2分頻 IF tmp=1 THE

15、N tmp<=0; CNT_EN<='1' ELSE tmp<=tmp+1; CNT_EN<='0' END IF; END IF; LOAD<=NOT CNT_EN; IF CLK='0' AND CNT_EN='0' THEN -產(chǎn)生計數(shù)器清零信號 RST_CNT<='1' ELSE RST_CNT<='0' END IF;END PROCESS;END behave; 2.7.3 波形圖1秒鐘計數(shù)允許下一次計數(shù)前清零計數(shù)結(jié)束，上升沿鎖存 2.7.4 原

16、理圖 2.8 4位十進制頻率計例化語句頂層文件VHDL程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY FREQ IS PORT(FIN: IN STD_LOGIC; -待測頻率 F1: IN STD_LOGIC; -測頻控制信號 DOUT0: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); -輸出計數(shù)值 DOUT1: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); -輸出計數(shù)值 DOUT2: OUT STD_LOGIC_VECTOR

17、(3 DOWNTO 0); -輸出計數(shù)值 DOUT3: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); -輸出計數(shù)值 COUTT: OUT STD_LOGIC); END FREQ; ARCHITECTURE behave OF FREQ IS COMPONENT CONTROL PORT(CLK:IN STD_LOGIC;-測頻控制信號（選取1HZ） CNT_EN:BUFFER STD_LOGIC; -計數(shù)器時鐘使能 LOAD:OUT STD_LOGIC;-輸出鎖存信號 RST_CNT:OUT STD_LOGIC); -計數(shù)器清零 END COMPONENT; COMPO

18、NENT FREQUENCY PORT(CLK:IN STD_LOGIC;-時鐘信號 RST:IN STD_LOGIC;-清零信號 ENA:IN STD_LOGIC;-計數(shù)使能信號 COUT:OUT STD_LOGIC;-溢出端 OUTY:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);-計數(shù)結(jié)果 END COMPONENT; COMPONENT REG4B PORT(LOAD:IN STD_LOGIC;-控制端，置1時鎖存輸出 DIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0);-輸入的計數(shù)值 DOUT:OUT STD_LOGIC_VECTOR(3 DO

19、WNTO 0);-輸出的計數(shù)值 END COMPONENT; SIGNAL a,b,c,d,e,f:STD_LOGIC;-定義信號a,b,c,d,e,f SIGNAL g,h,i,j:STD_LOGIC_VECTOR(3 DOWNTO 0);-定義4位的信號ghij BEGIN -下面就是有原先設(shè)計的模塊構(gòu)成頂層文件 u0:CONTROL PORT MAP(CLK=>F1,CNT_EN=>a,RST_CNT=>b,LOAD=>c); u1:FREQUENCY PORT MAP(CLK=>FIN,RST=>b,ENA=>a,COUT=>d,OUTY

20、=>g); u2:FREQUENCY PORT MAP(CLK=>d,RST=>b,ENA=>a,COUT=>e,OUTY=>h); u3:FREQUENCY PORT MAP(CLK=>e,RST=>b,ENA=>a,COUT=>f,OUTY=>i); u4:FREQUENCY PORT MAP(CLK=>f,RST=>b,ENA=>a,COUT=>COUTT,OUTY=>j); u5:REG4B PORT MAP(LOAD=>c,DIN=>g,DOUT=>DOUT0); u6:REG4B PORT MAP(LOAD=>c,DIN=>h,DOUT=>DOUT1); u7:REG4B PORT MAP(LOAD=>c,DIN=>i,DOUT=>DOUT2); u8:REG4B PORT MAP(LOAD=>c,DIN=>j,DOUT=>DOUT3); END behave;2.9 波形圖2.10 4位十進制頻率計原理圖3 硬件配置調(diào)試 3.1 所用實驗器材 GW