《EDA技術(shù)基礎(chǔ)》復(fù)習(xí)資料

1、精品文檔EDA復(fù)習(xí)資料EDA技術(shù)基礎(chǔ)題庫及參考答案（試用版）目錄一、填空題I二、單選題4三、簡答題10四、應(yīng)用題11五、上機(jī)實驗題15一、填空題1 .現(xiàn)代電子技術(shù)經(jīng)歷了 CAD 、 CAE 和 EDA三個主要的發(fā)展階段。2 . EDA技術(shù)包括大規(guī)?？删幊唐骷?、硬件描述語言 HDL 、 EDA工具軟件和實驗開發(fā)系統(tǒng)四大要素。3 . EDA的設(shè)計輸入主要包括文本輸入方式、圖形輸入方式和波形輸入方式三種形式。4 .目前已經(jīng)成為IEEE標(biāo)準(zhǔn)、應(yīng)用最為廣泛的硬件描述語言有VHDL 和 Verilog HDL 。仿真是一種對所設(shè)計電路進(jìn)行間接檢測的方法，包括 功能 仿真和 時序 仿真。5 .層次化設(shè)計是將

2、一個大的設(shè)計項目分解為若干個子項目或若干個層次來完成的。先從底層的電 路設(shè)計開始，然后在 高層次的設(shè)計中逐級調(diào)用低層次 的設(shè)計結(jié)果,直至實現(xiàn)系統(tǒng)電路的設(shè)計。6 .用HDL設(shè)計的電路，既可以被高層次的系統(tǒng)調(diào)用，成為系統(tǒng)的一部分，也可以作為一個電路的功能塊 獨立存在 和獨立運行 。7 .可編程邏輯器件從結(jié)構(gòu)上可分為乘積項結(jié)構(gòu)器件和查找表結(jié)構(gòu)器件。8 . PLD (FPGA、CLPD)種類繁多，特點各異。共同之處包括的三大部分是邏輯塊陣列、輸入 /輸 出塊和互連資源。9 . FPGA兩類配置下載方式是主動配置方式和被動配置方式。10 . Quartus II是EDA器件制造商A ltera公司自己開

3、發(fā)的EDA工具 軟件。11 . Quartus II工具軟件安裝成功后、第一次運行前，還必授權(quán)。12 . Quartus II支持原理圖 、文本和波形等不同的編輯方式。13 .在Quartus II集成環(huán)境下，設(shè)計文件不能直接保存在計算機(jī)磁盤根目錄中，因此設(shè)計者在進(jìn)入設(shè)計之前，應(yīng)當(dāng)在磁盤根目錄中建立保存設(shè)計文件的工程目錄(文件夾)。14 .在Quartus II集成環(huán)境下執(zhí)行原理圖輸入設(shè)計法，應(yīng)選擇 模塊/原理圖文件(Block Diagram/Schematic File ). 方法，設(shè)計文件的擴(kuò)展名是 .bdf。15 .無論何種設(shè)計環(huán)境，VHDL設(shè)計文件都 .vhd 的擴(kuò)展名保存，而 Ve

4、rilog HDL設(shè)計文件應(yīng)以. .v的擴(kuò)展名保存。16 .設(shè)計文件輸入結(jié)束后一定要通過編譯(Compiler),檢查設(shè)計文件是否正確。17 .在Quartus II集成環(huán)境下可以執(zhí)行Create Default Symbol 命令，為設(shè)計文件創(chuàng)建一個元件符號。這個元件符號的擴(kuò)展名為.bsf ,它可以被其他圖形設(shè)計文件調(diào)用 ，以實現(xiàn)多層次的系統(tǒng)電路設(shè)計。18 .指定設(shè)計電路的輸入/輸出端口與目標(biāo)芯片引腳的連接關(guān)系的過程稱為一引腳鎖定一 。19 . Quartus II中波形文件的擴(kuò)展名是_ .vwl 。20 .在完成設(shè)計電路的輸入/輸出端口與目標(biāo)芯片引腳白鎖定后，再次對設(shè)計電路的仿真稱為時序仿

5、真 或后仿真 。21 .以EDA方式實現(xiàn)的電路設(shè)計文件，最終可以編程下載到FPGA_或_ CPLD _芯片中，完成硬件設(shè)計和驗證。22 .在對設(shè)計文件編程下載時，需要選擇的ByteBlaster(MV)編程方式，此編程方式對應(yīng)計算機(jī)的并行口編程下載通道，“ MV是混合中，壓的意思。23 . 一般將一個完整的 VHDL程序稱為設(shè)計實體。24 . VHDL設(shè)計實體由庫和程序包 、 實體 、 結(jié)構(gòu)體 、和 配置 等部分構(gòu)成。其中實體和結(jié)構(gòu)體是設(shè)計實體的基本組成部分，它們可以構(gòu)成最基本的VHDL程序。25 . VHDL的設(shè)計實體由實體聲明部分和一結(jié)構(gòu)體組成。26 . VHDL的實體聲明部分指定了設(shè)計單

6、元的輸入/輸出端口或 引腳 .它是設(shè)計實體對外的一個通信界面，是外界可以看到的部分；VHDL的結(jié)構(gòu)體用來描述設(shè)計實體的邏輯結(jié)構(gòu)和邏輯功能 ，它由VHDL語句構(gòu)成，是外界看不到的部分。27 . VHDL的普通標(biāo)識符(或稱短標(biāo)識符")必須以字母開頭，后跟若干字母、數(shù)字或單個下劃線構(gòu)成，且不能以下劃線 結(jié)束。28 .在VHDL中最常用的庫是IEEE標(biāo)準(zhǔn)庫，最常用的程序包是 (STD_LOGIC_1164 ) _。29 .在VHDL 的端口聲明語句中，端口方向關(guān)鍵字包括IN 、 OUT 、 INOUT 和BUFFER 。30 .在VHDL程序中，單個字符要用單引號括起來,字符串要用 雙引號括

7、起來。31 . VHDL的數(shù)據(jù)對象包括變量 、 常量 和 信號 ，它們是用來存放各種類型數(shù)據(jù)的容器。32 .常數(shù)是程序中恒定不變的值,一般在程序前部聲明,在VHDL中用 CONSTANT語句定義。33 . VHDL的變量(VARIABLE)是一個 局部量 ，只能在進(jìn)程、函數(shù)和過程中聲明和使用。34 . VHDL的信號(SIGNAL)是一種數(shù)值容器，不僅可以容納當(dāng)前值 ，也可以保持 歷史值 。35 . VHDL 的操作符包括邏輯操作符 ( Logic Operator) 、關(guān)系操作符 ( Relational Operator)_、 一算術(shù)操彳符( Arithmetic Operator ) 和

8、 符號操作符( Sign Operator)。36 .在VHDL中，預(yù)定義的屬性標(biāo)識符可用于檢出時鐘邊沿、完成定時檢查、獲得未約束的數(shù)據(jù)類型的范圍等。37 . HDL 的基本描述語句包括 順序語句 (Sequential Statements)和 并行語句(Concurrent Statements) 。38 . VHDL 的順序語句只能出現(xiàn)在進(jìn)程(PROCESS)、 過程(PROCEDURE)和國數(shù)(FUNCTION) 中，是按程序書寫的順序自上而下、一條一條地執(zhí)行。39 . VHDL的PROCESS語句是由順序語句 組成的.但其本身卻是并行語句。40 . VHDL的并行信號賦值語句的賦值目

9、標(biāo)必須都是信號。41 . VHDL的子程序有過程(PROCEDURE ) 口 一函數(shù)(FUNCTION) 兩種類型。42 .元件例化是將預(yù)先設(shè)計好的設(shè)計實體或設(shè)計模塊作為一個一元件 .連接到當(dāng)前設(shè)計實體或設(shè)計模塊中一個指定的端口 。43 . VHDL的程序包是用 VHDL語言編寫的，其源程序也需要以.vhd文件類型保存。44 .元件例化時端口映射方式分為一位置 映射法、一名稱 映射法和一混合 映射法3種。45 .注釋VHDL設(shè)計實體：LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;-庫、程序包聲明ENTITY H_ADDER ISPORT(A , B: I

10、N STD_LOGIC ;SO , CO: OUT STD_LOGIC) ;- 聲明END ENTITY H_ADDER ;ARCHITECTURE ART2 OF H_ADDER IS - 結(jié)構(gòu)體聲明BEGINSO<=(A OR B) AND (A NAND B);CO<=NOT (A NAND B);END ARCHITECTURE ART246 .在 Quartus II 環(huán)境下，要通過執(zhí)行 File 菜單下的 Create / Update / Create Symbol Files for Current File命令產(chǎn)生元件符號。47 .按結(jié)構(gòu)特點和編程工藝的不同，大規(guī)

11、模、高密度PLD器件可分為CPLD 和 FPGA 兩大類。48 .采用SRAM結(jié)構(gòu)的可編程器件，在系統(tǒng)斷電后編程信息 不保存（消失）。49 .在世界上為數(shù)眾多的 EDA生產(chǎn)廠商中最大的三家是ALTERA 、 XILINX. 和Lattice 。二、單選題1 .關(guān)于EDA技術(shù)的設(shè)計流程，下列順序正確的是（A ）A原理圖/HDL文本輸入一功能仿真一綜合一適配一編程下載一硬件測試B原理圖/HDL文本輸入一適配一綜合一功能仿真一編程下載一硬件測試;C原理圖/HDL文本輸入一功能仿真一綜合一編程下載一適配硬件測試；D原理圖/HDL文本輸入一功能仿真一適配一編程下載一綜合一硬件測試2 .對利用原理圖輸入設(shè)

12、計方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計，下面說法是不正確的（ C）A 原理圖輸入設(shè)計方法直觀便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設(shè)計;B原理圖輸入設(shè)計方法一般是一種自底向上的設(shè)計方法；C 原理圖輸入設(shè)計方法無法對電路進(jìn)行功能描述；D原理圖輸入設(shè)計方法也可進(jìn)行層次化設(shè)計。3 .下列對CPLD結(jié)構(gòu)與工作原理的描述中，正確的是（C）A CPLD 是基可二查找表結(jié)構(gòu)的可編程邏輯器件；B CPLD即是現(xiàn)場可編程邏輯器件的英文簡稱；C早期的CPLD是從GAL的結(jié)構(gòu)擴(kuò)展而來；D 在Altera公司生產(chǎn)的器件中，MAX7000系列屬 CPLD結(jié)構(gòu);4 . Quartus II的設(shè)計文件不能直接保存在（ B ）。D用戶自定

13、義工程目錄B SimulatorA系統(tǒng)默認(rèn)路徑B硬盤根目錄C項目文件夾5 .執(zhí)行Quartus II的（A ）命令，可以為設(shè)計電路建立一個元件符號A Create / Update / Create Symbol Files for Current FileC CompilerD Timing Analyzer6 .在下列器件中，不屬于 PLD的器件是（C ）。A PROMB PALC SRAMD PLA7 .在PLD中陳列圖如下所示，其邏輯表達(dá)式為（）.A. F=A+B+C8 . F=A+CC . F=A - C D. F=A - B - C - D8. 使用Quartus II工具軟件建立

14、仿真文件，應(yīng)采用（ D ）方式.A .圖形編輯 B .文本編輯C .符號編輯D .波形編輯9. 建立設(shè)計項目的菜單是（ C ）.A. File“ New "B. Project" New Project Wizard " C . File" New Project Wizard”10.在MAX+ plusn工具軟件中，包括門電路、觸發(fā)器、電源、輸入、輸出等元件的元件庫是（C ） 文件夾.A . maxplus2max2libmfB . quartuslibrarymega_lpmC. quartuslibraryprimitivesD. myedamyg

15、df11 .在Quartus II工具軟件中，完成編譯網(wǎng)表提取、數(shù)據(jù)庫建立、邏輯綜合、邏輯分割、適配、延時網(wǎng) 表提取和編程文件匯編等打操作，并檢查設(shè)計文件是否正確的過程稱為（B ）A.編輯B .編譯C ,綜合D.編程12 .在Quartus II集成環(huán)境下為圖形文件產(chǎn)生一個元件符號的主要用途是（D ）.A.仿真B.編譯C.綜合D.被高層次電路設(shè)計調(diào)用13.仿真是對電路設(shè)計的一種（A.直接的）檢測方法.C.同步的D.異步的14.執(zhí)行 Quartus II 的(B )A. Create Default Symbol命令,可以對設(shè)計電路進(jìn)行功能仿真或者時序仿真.B. Start Simulation

16、C . Compiler15. Quartus IIA. vwf的波形文件類型是B . .gdfA.vhd).D. Timing AnalyzerD.16. Quartus IIA. scf的圖形設(shè)計文件類型是17. Quartus IIA. Wj級語言B .vhd).D.B .硬件描述語言EDA工具軟件18.使用Quartus II工具軟件實現(xiàn)原理圖設(shè)計輸入,應(yīng)米用（A.模塊/原理圖文件C.符號編輯19.使用Quartus II的圖形編輯方式輸入的電路原理圖文件必須通過（C.綜合D.綜合軟件）方式.D.波形編輯B ）才能進(jìn)行仿真驗證.D .編程20. Quartus II的波形文件當(dāng)中設(shè)置仿

17、真時間的命令是（A. Edit/End TimeBo Edit/ Time Bar C. View/End TimeD.Edit/Insert Node or Bus 21. 一個能為VHDL綜合器接受，并能作為一個獨立的設(shè)計單元的完整的VHDL程序稱為（C ).A.設(shè)計輸入B.設(shè)計輸出C.設(shè)計實體D.設(shè)計結(jié)構(gòu)22. VHDL的設(shè)計實體可以被高層次的系統(tǒng)（A.輸入D ）,成為系統(tǒng)的一部分.C.仿真D.調(diào)用23. VHDL常用的庫是（ A ）A. IEEE24.在 VHDLA. INB. STD的端口聲明語句中，用B. OUT標(biāo)準(zhǔn)庫.C. WORKD. PACKAGEAINOUT聲明端口為輸入方

18、向.D. BUFFER25.在 VHDLA. IN26 .在 VHDLA. IN27 .在 VHDLA. IN的端口聲明語句中，用B. OUT的端口聲明語句中，用B. OUT的端口聲明語句中，用B. OUT28.在 VHDLA.字母標(biāo)識符命名規(guī)則中，以B.數(shù)字29.在下列標(biāo)識符中，A . 4h adde B.(C )是 h adde4BINOUTCINOUTDINOUT30.在下列標(biāo)識符中,A. 4h addeB.(A )是 h adde431 .在 VHDLA .信號32.在 VHDLA .信號中,中,DB.常量(DB.常量33.在 VHDLA .信號中,(AB.常量聲明端口為輸出方向.D.

19、 BUFFER聲明端口為雙向方向.D. BUFFER聲明端口為具有讀功能的輸出方向.D. BUFFERC.漢字VHDL合法標(biāo)識符.C . h adder 4開頭的標(biāo)識符是正確的.D.下劃線VHDL錯誤的標(biāo)識符.C. h adder 4D. h addeD. h adde不能將信息帶出對它定義的當(dāng)前設(shè)計單元.C.數(shù)據(jù)D.變量的數(shù)據(jù)傳輸是立即發(fā)生的，不存在任何延時的行為.C.數(shù)據(jù)的數(shù)據(jù)傳輸不是立即發(fā)生的，目標(biāo)信號的賦值是需要一定延時時間.C.數(shù)據(jù)34. VHDL程序中的中間信號必須在A.實體進(jìn)程B.結(jié)構(gòu)體進(jìn)程中定義，變量必須在C.進(jìn)程進(jìn)程_中定義.（ D.結(jié)構(gòu)體B ） 結(jié)構(gòu)體35.在VHDL中，目

20、標(biāo)變量的賦值符號是（C ）.C . : =D . < =36.在 VHDLA.=:中，目標(biāo)信號的賦值符號是B .=D ）.C .:=37.在 VHDL A. clock '中，用語句(EVENT）表示檢測clock的上升沿.B. clock' EVENT AND clock1C. clock=38.在 VHDLA. clock '1，中，用語句(EVENTD. clock ' EVENT AND clock=）表示檢測clock的下降沿.B. clock' EVENT AND clock10'C. clock=39.在 VHDLA. BIT

21、D. clock ' EVENT AND clock=中，IF語句中至少應(yīng)有1個條件句，條件句必須由(B. STD LOGICC. BOOLEAN0'C )表達(dá)式構(gòu)成.D.任意40 .在 VHDLA. IF41 .在 VHDL的CASE語句中,B.的THENFOR LOOP條件句中的 竺”不是操作符，它只相當(dāng)于(C. ANDD. OR語句中的循環(huán)變量是一個臨時變量，屬于B )的作用.LOO P語句的局部變量,(B )事先聲明.A.必須42 .在 VHDLA. 8B .中，語句B .不必C.其類型要“ FOR n IN 0 TO 7 LOOP定義循環(huán)次數(shù)為（AD. 1其屬性要)次

22、.43 .在 VHDLA.可以44 .在 VHDLA.變量45 .在 VHDLA.順序46 .在 VHDLA.輸入47 .在 VHDL中，含WAIT語句進(jìn)程B.不能的并行語句之前，可以用PROCESS的括弧中后(B )C.任意D.只能加敏感信號，否則是非法的.中,B.變量和信號PROCESS結(jié)構(gòu)是由(B.順序和并行)來傳送往來信息.信號D .常量)語句組成的.并行D.任何的進(jìn)程語句格式中，敏感信號表列出的應(yīng)當(dāng)是設(shè)計電路的(中,A.并行兼順序48 .在元件例化(B .輸入和輸出條件信號賦值語句B.順序C.輸出WHEN_ELSE 屬于C.并行D.時鐘C )語句.D.任意COMPONENT )語句中

23、，用( D符號實現(xiàn)名稱映射，將例化元件端口聲明語句中的信號名與 PORT MAP ()中的信號名關(guān)聯(lián)起來.D.A.49 . VHDL的WORK庫是用戶設(shè)計的現(xiàn)行工作庫，用于存放( A ).A.用戶自己設(shè)計的工程項目B.公共程序C.共享數(shù)據(jù)D.圖形文件50 .在VHDL中，為了使已聲明的數(shù)據(jù)類型、子程序、元件能被其他設(shè)計實體調(diào)用或共享，可以把它 們匯集在(D )中.A .設(shè)計實體B .程序庫C .結(jié)構(gòu)體D.程序包51 .把上邊的英文縮略語和下邊的中文意思對應(yīng)起來。(1) EDA (2) FPGA (3) SOC (4)CPLD (5)ASIC (6) SRAM ISP (8) VHDL (9)B

24、ST (10)IEEEa片上系統(tǒng)b復(fù)雜可編程邏輯器件c現(xiàn)場可編程門陣列d靜態(tài)隨機(jī)存取存儲器e在系統(tǒng)可編程f超高速硬件描述語言g邊界掃描測試技術(shù)h美國電子工程師協(xié)會i電子設(shè)計自動化j專用集成電52不完整的IF語句，其綜合結(jié)果可實現(xiàn)A 0A.時序邏輯電路B.組合邏輯電路C.雙向電路 D.三態(tài)控制電路53 .完整的IF語句、其綜合結(jié)果可實現(xiàn)B 。|A.時序邏輯電路B.組合邏輯電路C.雙向電路 D. 三態(tài)控制電路54 .進(jìn)程中的信號賦值語句，其信號更新是 C oA按順序完成；B比變量更快完成；C在進(jìn)程的最后完成；D 都不對55 一個項目的輸入輸出端口是定義在A。A.實體中 B.結(jié)構(gòu)體中 C.任何位置

25、D.進(jìn)程體56 .描述項目具有邏輯功能的是B 。A.實體 B.結(jié)構(gòu)體C.配置 D.進(jìn)程57 .關(guān)鍵字ARCHITECTURE定義的是 A 。A.結(jié)構(gòu)體 B.進(jìn)程C.實體 D.配置58 . Quartus II中編譯VHDL源程序時要求 C 。A.文件名和實體可以不同名B.文件名和實體名無關(guān)C.文件名和實體名要相同D.不確定59 . 1987標(biāo)準(zhǔn)的VHDL語言對大小寫是D 。A.敏感的 B.只能用小寫 C.只能用大寫D.不敏感60 .關(guān)于1987標(biāo)準(zhǔn)的VHDL語言中，標(biāo)識符描述正確的是A 。A.必須以英文字母開頭B.可以使用漢字開頭C.可以使用數(shù)字開頭D.任何字符都可以61 .符合1987VHD

26、L標(biāo)準(zhǔn)的標(biāo)識符是A 。A. a_2_3B. a 2 C. 2_2_aD. 2a62 .不符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識符是 C 。A. a_1_inB. a_in_2 C. 2_aD. asd_163 .變量和信號的描述正歸的是A 。A.變量賦值號是:=B.信號賦值號是:=C.變量賦值號是二D.二者沒有區(qū)別64 .下面數(shù)據(jù)中屬于實數(shù)的是B 。A. 4.2B. 3 C. 1' D. "11011”65 .下面數(shù)據(jù)中屬于位矢量的是D 。A. 4.2B. 3 C. 1' D. "11011”66可以不必聲明而直接引用的數(shù)據(jù)類型是C 。A. STD_LOGICB.

27、STD_LOGIC_VECTORC. BITD.前面三個答藉B是錯誤的67. STD_LOGIG_1164中定義的高阻是字符 D 。A. XB. x C. zD. Z68. STD_LOGIG_1164中字符H定義的是A。A.弱信號1B.弱信號0 C.沒有這個定義D.初始值69. VHDL運算符優(yōu)先級的說法正確的是 C 。A.邏輯運算的優(yōu)先級最高B.關(guān)系運算的優(yōu)先級最高C.邏輯運算的優(yōu)先級最低D.關(guān)系運算的優(yōu)先級最低70. VHDL運算符優(yōu)先級的說法正確的是A 。A. NOT的優(yōu)先級最高B. AND和NOT屬于同一個優(yōu)先級C. NOT的優(yōu)先級最低D.前面的說法都是錯誤的71. VHDL運算符優(yōu)

28、先級的說法正確的是 D 。A.括號不能改變優(yōu)先級B.不能使用括號C.括號的優(yōu)先級最低D.括號可以改變優(yōu)先級72. 如果a=1,b=0,則邏輯表達(dá)式(a AND b) OR ( NOT b AND a)的值是 B，ATOB71C72d.不確定73. 不屬于順序語句的是 C 。A. IF 語句B. LOOP 語句 C. PROCESS語句D. CASE 語句74. EDA的中文含義是A。A.電子設(shè)計自動化B.計算機(jī)輔助計算C.計算機(jī)輔助教學(xué)D.計算機(jī)輔助制造75可編程邏輯器件的英文簡稱是 D。A. FPGAB. PLAC. PALD. PLD76 .現(xiàn)場可編程門陣列的英文簡稱是A 。A. FPGA

29、B. PLAC. PALD. PLD77 .在EDA中，ISP的中文含義是B 。A.網(wǎng)絡(luò)供應(yīng)商B.在系統(tǒng)編程C.沒有特定意義D.使用編程器燒寫PLD芯片78 .在EDA中，IP的中文含義是D 。A.網(wǎng)絡(luò)供應(yīng)商B.在系統(tǒng)編程 C.沒有特定意義D.知識產(chǎn)權(quán)核79 . EPF10K30TC144-4具有多少個管腳A 。A. 144 個B. 84 個C. 15個D.不確定80 .如果a=1,b=1,則邏輯表達(dá)式(a XOR b) OR ( NOT b AND a)的值是 A 。A. 0B. 1 C. 2D.不確定81 . Quartus II是哪個公司的軟件A 。A. ALTERA B. ATMEL

30、C. LATTICE D. XILINX82 .在VHDL語言中，下列對時鐘邊沿檢測描述中，錯誤的是D 。A.if clk' event and clk ='1' thenB.if rising_edge(clk) thenC.if clk ' event and clk ='0' thenD.if clk ' stable and not clk ='1' then83 . VHDL語言共支持四種常用庫，其中哪種庫是用戶的VHDL設(shè)計現(xiàn)行工作庫：DA.IEEE 庫 B.VITAL 庫 C.STD 庫 D.WORK 工作庫

31、84 .下列語句中，不屬于并行語句的是：B 。A.進(jìn)程語句B.CASE語句C.元件例化語句D.WHEN ELSE- 語句85 .在EDA工具中，能將硬件描述語言轉(zhuǎn)換為硬件電路的重要工具軟件稱為B 。A.仿真器B.綜合器C.適配器D.下載器86 .下面哪一條命令是 Quartus II軟件中引腳鎖定的命令 B 。A. file >set project to current file B. Assignments > Assignments EditorC. assign >pin/location chip D. file >create default symbol

32、87.下列關(guān)于信號的說法不正確的是D 。A.信號代表物理設(shè)計中的某一條硬件連接線。B.信號的端口模式不必定義，它的數(shù)據(jù)既可以流進(jìn)，也可以流出。C.在同一進(jìn)程中，對一個信號多次賦值，其結(jié)果只有第一次賦值起作用。D.在進(jìn)程和子程序中不但能使用信號，而且能說明信號。88 .下面哪一個可以用作 VHDL中的合法的實體名D 。A. ORB. VARIABLEC. SIGNAL D. OUT189 .下列關(guān)于變量的說法正確的是A 。A.變量是一個局部量，它只能在進(jìn)程和子程序中使用。B.變量的賦值不是立即發(fā)生的，它需要有一個6延時。C.在進(jìn)程的敏感信號表中，既可以使用信號，也可以使用變量。D.變量賦值的一般

33、表達(dá)式為：目標(biāo)變量名 <=表達(dá)式。90.下列關(guān)于CASE語句的說法不正確的是B 。A.條件句中的選擇值或標(biāo)識符所代表的值必須在表達(dá)式的取值范圍內(nèi)。B. CASE語句中必須要有 WHEN OTHERS=>NULL ;語句。C. CASE語句中的選擇值只能出現(xiàn)一次，且不允許有相同的選擇值的條件語句出現(xiàn)。D. CASE語句執(zhí)行必須選中，且只能選中所列條件語句中的一條。91 .在Quartus II集成環(huán)境下為圖形文件產(chǎn)生一個元件符號的主要作用是D 。A.綜合B.編譯C.仿真D.被高層次電路設(shè)計調(diào)用92 . VHDL語言是一種結(jié)構(gòu)化設(shè)計語言；一個設(shè)計實體（電路模塊）包括實體與結(jié)構(gòu)體兩部 分

34、，結(jié)構(gòu)體描述B oA.器件外部特性B.器件的內(nèi)部功能C.器件的綜合約束E.器件外部特性與內(nèi)部功能93 .下列標(biāo)識符中，B是不合法的標(biāo)識符。A. State。 B. 9moon C. Not_Ack_0 D. signall94 .在VHDL中，IF語句中至少應(yīng)1個條件句，條件句必須由 C表達(dá)式構(gòu)成。A. BIT B. STD_LOGIC C. BOOLEAN D. INTEGER95 .在VHDL中 D不能將信息帶出對它定義的當(dāng)前設(shè)計單元。A.信號 B.常量 C.數(shù)據(jù) D.變量96 .在VHDL中，為定義的信號賦初值，應(yīng)該使用C 符號。A. = :B. = C. : = D. <=97

35、.在VHDL中，一個設(shè)計實體可以擁有一個或多個BA.設(shè)計實體B.結(jié)構(gòu)體 C.輸入 D.輸出98 .在VHDL的IEEE標(biāo)準(zhǔn)庫中，預(yù)定義的標(biāo)準(zhǔn)邏輯位STD_LOGIC的數(shù)據(jù)類型中是用B 表示的。A.小寫字母和數(shù)字B.大寫字母數(shù)字 C.大或小寫字母和數(shù)字 D.全部是數(shù)字99 .在VHDL的IEEE標(biāo)準(zhǔn)庫中，預(yù)定義的標(biāo)準(zhǔn)邏輯數(shù)據(jù) STD_LOGIC有C種邏輯值。A. 2B. 3 C. 9D. 8100 .下列狀態(tài)機(jī)的狀態(tài)編碼，A方式有“輸出速度快、難以有效控制非法狀態(tài)出現(xiàn)”這個特點。A.狀態(tài)位直接輸出型編碼B. 一位熱碼編碼 C.順序編碼 D.格雷編碼三、簡答題1、下圖為PROM的PLD陣列圖，試寫

36、出輸出F1和F0表達(dá)式解 F0 A0A1 A0A1 A0 A1F1 A1A02、試簡述CPLD和FPGA的結(jié)構(gòu)。答：CPLD:內(nèi)部互連結(jié)構(gòu)由固定長度的連線資源組成，布線的延遲確定，屬確 定型結(jié)構(gòu)。邏輯單元主要由 與或陣列”構(gòu)成，即乘積項結(jié)構(gòu)。該結(jié)構(gòu)來自于典型 的PAL、GAL器件的結(jié)構(gòu)。采用 EEPROM工藝。FPGA:內(nèi)部互連結(jié)構(gòu)由多種長度不同的連線資源組成， 每次布線的延遲可不同， 屬統(tǒng)計型結(jié)構(gòu)。邏輯單元主體為由靜態(tài)存儲器（SRAM）構(gòu)成的函數(shù)發(fā)生器，即 查找表。通過查找表可實現(xiàn)邏輯函數(shù)功能。用 SRAM工藝。四、應(yīng)用題知識模塊一1 .分析下面的源程序，說明設(shè)計電路的功能.(1) VHDL

37、源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STE_LOGIC_UNSIGNED.ALL;ENTITY LX3_1 ISPORT (s2, s1, s0: IN STD_LOGIC;d3, d2, d1, d0: IN STD_LOGIC;d7, d6, d5, d4: IN STD_LOGIC;Y: OUT STD_ULOGIC);END LX3_1;ARCHITECTURE one OF LX3_1 ISSIGNAL s: STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINs<=s2&s1&

38、;s0;y<=d0WHEN s= 000" ELSEd1WHEN s=001"ELSEd2WHEN s=010"ELSEd3WHEN s =011" ELSEd4WHEN s=100"ELSEd5WHEN s=101"ELSEd6WHEN s=110"ELSEEND one;解：該源程序設(shè)計的是d7;8選1數(shù)據(jù)選才i器，d7 d0是數(shù)據(jù)輸入端，s2、s1和s0是控制輸入端，Y是數(shù)據(jù)輸出端。當(dāng)s2 s1 s0=000時，do數(shù)據(jù)被選中，輸出y=do;當(dāng)s2 s1 s0=001時，d1數(shù)據(jù)被選中，輸出y=d1;依此類推。2

39、.分析下面的VHDL源程序，說明設(shè)計電路的功能。(1) VHDL源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY LX3_2 ISPORT( A: IN STD_LOGIC_VECTOR(3 DOWNTO 0);B: IN STD_LOGIC_VECTOR(3 DOWNTO 0);GT,LT,EQ: OUT STD_LOGIC);END LX3_2;ARCHITECTURE one OF LX3_2 ISBEGINPROCESS( a, b)BGEINGT<=0'L

40、T<='0'；EQ<=0'；IF A>BTHENGT<= 1'ELSIF A<B THENLT<=' 1'；ELSEEQ<= 1'；END IF;END PROCESS;END one;解：該源程序設(shè)計的是 4位二進(jìn)制數(shù)據(jù)比較器電路。A3.0和B3.0是兩個4位二進(jìn)制數(shù)輸入，當(dāng) A3.0>B3.0時，大于輸出端 GT=1;當(dāng) A3.0卜B3.0時，小于輸出端 LT=1;當(dāng) A3.0=B3.0時, 等于輸出端EQ=1。3 .分析下面的源程序，說明設(shè)計電路的功能。(1) VHDL源程序LIBRA

41、RY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LX3_3 ISPORT (ABIN: IN STD_LOGIC_VECTOR( 7 DOWNTO 0);DIN: IN STD_LOGIC_VECTOR(7 DOWNTO 0);DOUT: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END LX3_3;ARCHITECTURE one OF LX3_3 ISBEGINPROCESS(ABIN, DIN)BEGINFOR I IN 0 TO 7 LOOPDOUT(I)<=DIN(I) AND ABIN(I);END LOOP;EN

42、D PROCESS;END one;解：該 VHDL源程序設(shè)計二輸入端的 8與門電路。8個與門的輸入端為 ABIN7 ABIN0和 DIN7DIN0,輸出為DOUT7DOUT0。該電路可作為8位數(shù)據(jù)并彳T開關(guān)，ABIN是數(shù)據(jù)輸入，DIN 是數(shù)據(jù)開關(guān)，當(dāng) DIN=1時，輸出DOUT=ABIN,當(dāng)DIN=0時，開關(guān)斷開，DOUT=0。4 .畫出與下例實體描述對應(yīng)的原理圖符號元件：(1)ENTITY buf3s IS - 實體1: 三態(tài)緩沖器PORT (din : IN STD_LOGIC ;- 輸入端ena : IN STD_LOGIC ;- 使能端dout : OUT STD_LOGIC );-

43、 輸出端END buf3x;(2)ENTITY mux21 IS -實體2: 2選1多路選擇器PORT (in0, in1, sel : IN STD_LOGIC;out : OUT STD_LOGIC);END mux21;(3)module buf3s (din, ena,dout);/ 模塊 1: 三態(tài)緩沖器input din; /數(shù)據(jù)輸入端input ena; 使能輸入端 output dout; /數(shù)據(jù)輸出端endmodule(4)module mux21 (in0, in1, sel, out);/ 模塊4： 2選 1 多路選擇器 input in0, in1; /數(shù)據(jù)輸入端 in

44、put sel; /選擇輸入端output out; /數(shù)據(jù)輸出端 endmodule五、VHDL程序填空：1、以下程序是一個BCD碼表示099計數(shù)器的VHDL描述，試補(bǔ)充完整。 library ieee ;- 調(diào)用庫 use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt100b isport( clk, rst, en : in std_logic;cq : out std_logic_vector(7 downto 0);- 計數(shù)輸出cout: out std_logic);- 進(jìn)位輸出end enti

45、ty cnt100b;architecture bhv of cnt100b isbeginprocess (clk, rst, en)variable cqi: std_logic_vector(7 downto 0);-定義變量beginif rst = '1' thencqi := (others => 0');- 計數(shù)器清零復(fù)位 elseifclk'event and clk = 1' then- 上升沿判斷if en = '1' thenif cqi(3 downto 0) < "1001" th

46、en- 比較低 4 位cqi := cqi + 1;-計數(shù)力口 1elseif cqi(7 downto 4) < "1001" then- 比較高 4 位cqi := cqi + 16;elsecqi := (others => '0');end if;cqi (3 downto 0) := 0000”;- 低 4 位清零end if;end if;end if;end if;if cqi =10011001" then- 判斷進(jìn)位輸出cout <= '1'elsecout <= '0'en

47、d if;cq <= cqi;-給計數(shù)器輸出端口賦值end process;end architecture bhv;2、用VHDL設(shè)計4位加法計數(shù)器LIBRARY IEEE;USE IEEE.STD LOGIC 1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL ;ENTITY CNT4 IS實體說明PORT ( CLK : IN STD_LOGIC ;Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);-定義輸出端口END CNT4;ARCHITECTURE bhv OF CNT4 IS-結(jié)構(gòu)體SIGNAL Q1 : STD_LOG

48、IC_VECTOR(3 DOWNTO 0);- 定義信號BEGINPROCESS (CLK)BEGINIF CLK'EVENT AND CLK = '1' THEN -上升沿判斷Q1 <= Q1 + 1 ;END IF ;END PROCESS ;Q <= Q1 ;-對輸出端賦值END bhv;3、VHDL半加器描述：真值表描述方法LIBRARY IEEE;-調(diào)用庫USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder IS實體說明PORT (a, b : IN STD_LOGIC;co, so : OUT STD_LOGIC)

49、;-定義輸出端口 END ENTITY h_adder;定義標(biāo)準(zhǔn)邏輯位矢量信號ARCHITECTURE fh1 OF h adder isSIGNAL abc : STD_LOGIC_VECTOR(1 DOWNTO 0);- BEGINabc <= a & b ;PROCESS(abc)BEGINCASE abc IS-a相并b,即a與b并置后賦值給abc-進(jìn)程-類似于真值表的CASE語句WHEN "00" => so<='0' co<='0' ;WHEN "01" => so<

50、='1' co<='0' ;WHEN "10" => so<='1' co<='0' ;WHEN "11" => so<='0' co<='1' ;WHEN OTHERS => NULL END CASE;END PROCESS ;END ARCHITECTURE fh1 ;4、1位二進(jìn)制全加器頂層設(shè)計描述LIBRARY IEEE; -調(diào)用庫USE IEEE.STD_LOGIC_1164.ALL;ENTITY LaddersPORT (ain,bin,cin : IN STD_LOGIC; 輸入端口定義 cout,sum : OUT STD_LOGIC );END ENTITY f_adder;ARCHITECTURE fd1 OF f_adder IS -結(jié)構(gòu)體COMPONENT h_adder-調(diào)用半加器聲明語句PORT ( a,b : IN STD_LOGIC;co,so : OUT STD_L