FPGA器件與MATLAB接口仿真過(guò)

1、FPGA 器件的開發(fā)平臺(tái)與 MATLAB 接口仿 真引言現(xiàn)場(chǎng)可編程邏輯門陣列 FPGA 器件的出現(xiàn)是超大規(guī)模集成電路技術(shù)和計(jì)算機(jī)輔助設(shè)計(jì)技術(shù)發(fā)展的結(jié)果。 FPGA 器件集成度高、體積小，具有通過(guò)用戶編程實(shí)現(xiàn)專門應(yīng)用功能。它允許電路設(shè)計(jì)者利用基于計(jì)算機(jī)的開發(fā)平臺(tái)，經(jīng)過(guò)設(shè)計(jì)輸入、仿真、測(cè)試和校驗(yàn)，直到達(dá)到預(yù)期的結(jié)果。目前使用最多的 Quartus II 軟件支持幾乎所有的 EDA工具，并且可以通過(guò)命令行或 Tcl 腳本與第三方 EDA 工具之間進(jìn)行無(wú)縫連接。但在很多工程設(shè)計(jì)應(yīng)用中，由 FPGA 器件完成的主程序中只完成大量的數(shù)學(xué)運(yùn)算，程序調(diào)試時(shí)以二進(jìn)制輸出的信號(hào)可視性差，給設(shè)計(jì)人員進(jìn)行仿真、調(diào)試帶

2、來(lái)了很多不便。對(duì)于很多工程設(shè)計(jì)人員來(lái)說(shuō)MATLAB 是一種熟悉的具有強(qiáng)大的運(yùn)算功能和波形仿真、分析功能的軟件，如果能將FPGA 與 MATLAB 接口，就可以快速、準(zhǔn)確、直觀地對(duì)FPGA 程序進(jìn)行校驗(yàn)和仿真，尤其在波形信號(hào) 處理等工程應(yīng)用領(lǐng)域具有實(shí)際意義。Quartus II開發(fā)軟件Altera公司的QuartusII軟件提供了可編程片上系統(tǒng)（SOPC）設(shè)計(jì) 的一個(gè)綜合開發(fā)環(huán)境。Quartus II開發(fā)工具人機(jī)界面友好、易于使用、 性能優(yōu)良，并自帶編譯、仿真功能。QuartusII軟件支持VHDL和Verilog硬件描述語(yǔ)言的設(shè)計(jì)輸入、基于圖形的設(shè)計(jì)輸入方式以及集 成系統(tǒng)級(jí)設(shè)計(jì)工具。Quart

3、usII軟件可以將設(shè)計(jì)、綜合、布局和布線 以及系統(tǒng)的驗(yàn)證全部都整合到一個(gè)無(wú)縫的環(huán)境之中，其中也包括和 第三方EDA工具的接口。QuartusII設(shè)計(jì)軟件根據(jù)設(shè)計(jì)者需要提供了 一個(gè)完整的多平臺(tái)開發(fā)環(huán)境，它包含整個(gè)FPGA和CPLD設(shè)計(jì)階段的解決技術(shù)方案。圖1說(shuō)明了 QuartusII軟件的開發(fā)流程。曲就的并度謙理在實(shí)際應(yīng)用設(shè)計(jì)中，對(duì)程序原理性及可執(zhí)行性的驗(yàn)證主要集中在程序修改階段，尤其在處理的數(shù)據(jù)復(fù)雜、繁多時(shí)，Quartus II自帶的波形輸入仿真就很難實(shí)現(xiàn)程序的驗(yàn)證，而且輸出的數(shù)據(jù)不能方便的以波形圖示直觀的呈現(xiàn)，給程序設(shè)計(jì)者在校驗(yàn)程序階段帶來(lái)了很多的 不便。再有，在很多數(shù)字電路設(shè)計(jì)中，考慮成本

4、的問(wèn)題， FPGA 實(shí)現(xiàn)的往往是設(shè)計(jì)的核心部分， 而很多的外圍電路如 A/D 轉(zhuǎn)換器、 D/A轉(zhuǎn)換器等仍然使用傳統(tǒng)的接口芯片來(lái)實(shí)現(xiàn)。 而 QuartusII 設(shè)計(jì)只是針對(duì)數(shù)字信號(hào)，并不支持模擬量的輸入。而僅僅為了便于程序的驗(yàn)證而用FPGA 實(shí)現(xiàn)這些外圍電路，不但會(huì)大大延長(zhǎng)程序的開發(fā)周期，更會(huì)增大開發(fā)的成本。而 MATLAB 具有強(qiáng)大的運(yùn)算功能，可以容易的實(shí)現(xiàn) A/D 、 D/A 轉(zhuǎn)換等外圍電路功能， 并能以波形形式將結(jié)果直觀地呈現(xiàn)，極大地方便了程序設(shè)計(jì)人員設(shè)計(jì)應(yīng)用系統(tǒng)。QuartusII 與 Matlab 的接口實(shí)現(xiàn)接口原理VHDL 程序從根本上講就是將一些現(xiàn)有的數(shù)據(jù)進(jìn)行處理， 并輸出預(yù)期的數(shù)

5、據(jù)。 QuartusII 軟件的波形文件（ .vwf 文件）可以根據(jù)設(shè)計(jì)人員的要求靈活輸入。但在大多數(shù)情況下需要仿真的波形數(shù)據(jù)數(shù)量龐大，這樣的輸入方式就明顯不能滿足仿真的要求了。而上述提到的一些外圍電路的作用也是將需要處理的數(shù)據(jù)輸入到程序中，并將處理過(guò)的數(shù)據(jù)輸出到指定的裝置。根據(jù)這一原理，用一個(gè)輸入、輸出寄存器就可以方便的實(shí)現(xiàn)與MATLAB 之間的接口了。 QuartusII 工具中提供了很多種類的寄存器宏模塊，并能根據(jù)用戶的要求進(jìn)行編輯。使 用這些宏模塊可以很容易地實(shí)現(xiàn)與 MATLAB之間的接口。下面就是 幾種RAM宏模塊：森）JIAM安模塊室例mprarn,超傳國(guó)尊盤事口 聃Mtrrpm-

6、tju參蹴化以選口 RAMirrp-fom-dq蒙敷化 RAM* *A 珀出*口分，參1u吹 結(jié)人騎曰H用一片洋口接口的實(shí)現(xiàn)數(shù)據(jù)的輸入很多FPGA程序在仿真時(shí)，需要輸入特定條件下的數(shù)值。程序設(shè)計(jì) 時(shí)，可以在輸入端口前加一個(gè)預(yù)置的存儲(chǔ)器，那么初始數(shù)據(jù)的輸入 就變成了該寄存器的初始化。一般情況下，這些初始數(shù)據(jù)很容易用 MATLAB軟件經(jīng)過(guò)計(jì)算實(shí)現(xiàn)。QuartusII中提供了兩種寄存器的初始 文件格式，.mif文件和.hex文件。由MATLAB生成的數(shù)據(jù)可以方便 的根據(jù)指定路徑加載到寄存器模塊中。數(shù)據(jù)的輸出數(shù)據(jù)輸出和數(shù)據(jù)輸入的原理是相同的。 將寄存器中的.mif文件或.hex 文件導(dǎo)出，并加載到MA

7、TLAB中相應(yīng)的變量中，MATLAB的波形仿 真功能就可使設(shè)計(jì)人員方便直觀地觀察程序結(jié)果了，這樣大大地方便了設(shè)計(jì)人員在設(shè)計(jì)早期對(duì)程序進(jìn)行校驗(yàn)。應(yīng)用舉例這里以一個(gè)簡(jiǎn)單的 FFT 諧波分析過(guò)程的設(shè)計(jì)為例， 說(shuō)明如何在FPGA設(shè)計(jì)中靈活地應(yīng)用 MATLAB 來(lái)完成設(shè)計(jì)的初步仿真和驗(yàn)證。 FPGA的快速運(yùn)算雖然能更好的實(shí)現(xiàn)了 FFT ，但大多數(shù)FFT 設(shè)計(jì)并不能預(yù)知處理對(duì)象的準(zhǔn)確波形，而QuartusII 更不能提供直觀的結(jié)果觀察。為了驗(yàn)證設(shè)計(jì)的可行性，在設(shè)計(jì)時(shí)，在輸入、輸出端分別設(shè)置一個(gè)數(shù)據(jù)存儲(chǔ)器，數(shù)據(jù)存入的時(shí)序可以根據(jù)設(shè)計(jì)的要求靈活控制，存儲(chǔ)需要的數(shù)據(jù)。需要注意的一點(diǎn)就是，對(duì)于大量數(shù)據(jù)的波形驗(yàn)證，

8、存儲(chǔ)器的加入會(huì)使設(shè)計(jì)的資源變大，初步驗(yàn)證時(shí)需使用比預(yù)計(jì)的容量大的器件。在程序的初步驗(yàn)證之后，就可以在預(yù)定的器件中進(jìn)行編譯配置，然后進(jìn)行進(jìn)一步的調(diào)試。 程序設(shè)計(jì)如圖 2 所示，程序設(shè)計(jì)大致分為四個(gè)模塊，主程序模塊、輸入存儲(chǔ)器、輸出存儲(chǔ)器以及控制模塊。主程序模塊是FFT 的設(shè)計(jì)程序，來(lái)完成預(yù)期的數(shù)據(jù)處理，而輸入、輸出存儲(chǔ)器則為與 Matlab 的接口程序，控制模塊則控制數(shù)據(jù)的輸入、輸出，也即是接口模塊的控制。接口的設(shè)計(jì) 假設(shè)設(shè)計(jì)時(shí)的A/D接口采樣頻率為50kHz,即一個(gè)周期內(nèi)的采樣點(diǎn)數(shù)為1000點(diǎn)。在MATLAB中可以很容易的實(shí)現(xiàn)公式（1）所示的信號(hào)的A/D采樣。根據(jù)采樣要求，就可以確定輸入存儲(chǔ)器

9、的容量為121000bit。將MATLAB中生成的目標(biāo)向量以相應(yīng)的二進(jìn)制表示， 并導(dǎo)入到該輸入存儲(chǔ)器中，就完成了輸入存儲(chǔ)器的初始化。所得的結(jié)果輸出原理亦同，在MATLAB中建立大小相當(dāng)?shù)南蛄?，將輸出存?chǔ)器中的數(shù)據(jù)導(dǎo)入到該向量就可以直觀的形式觀察輸出的結(jié)果。那么設(shè)計(jì)中的關(guān)鍵問(wèn)題主要就集中在了控制模塊的設(shè)計(jì)。該模塊的時(shí)序必須與外圍電路時(shí)序、主程序中的時(shí)序相匹配，以達(dá)到逼真模擬真實(shí)A/D等外圍電路的作用fS3(a) 4 1信號(hào)輸入及頻譜輸出閣也信號(hào)輸入及或潸輸入結(jié)果仿真任意取兩個(gè)不同的輸入信號(hào)如下:Lt1=5Ww(h7+pi/43yMi 31MHp 加151mt2 = 3am3h?Mn>r(7in)按照上述的程序設(shè)計(jì)流程，可以由 FPGA快速計(jì)算得到任意波形的FFT處理結(jié)果，并以直觀的結(jié)果方便程序設(shè)計(jì)人員的初步程序調(diào)試。結(jié)論FPGA 器件的最大的優(yōu)勢(shì)