西安郵電大學(xué)可編程邏輯實驗報告

1、西安郵電學(xué)院可編程邏輯實驗報告 可編程邏輯實驗 院系名稱 ： 電子工程學(xué)院 學(xué)生姓名 ： 專業(yè)名稱 ： 電子科學(xué)與技術(shù) 班 級 ： 學(xué)號 ： 西安郵電學(xué)院可編程邏輯實驗報告 實驗名稱：門電路的設(shè)計 實驗一：用原理圖輸入法設(shè)計門電路 實驗?zāi)康模?.掌握PLD芯片的基本使用方法，熟悉EDA軟件MAX+plus的操作。 1. 學(xué)會利用軟件仿真和實現(xiàn)用硬件對數(shù)字電路的邏輯功能進行驗證和分析。 器材：PC 實驗內(nèi)容：實現(xiàn)1、F=/AB 2、F=AB+CD 實驗結(jié)果： 1. F=/AB 原理圖： 仿真結(jié)果： 2. F=AB+CD 原理圖： 仿真結(jié)果： 實驗二：用原理圖輸入法設(shè)計門電路 實驗?zāi)康模?.進一步

2、掌握PLD芯片的基本使用方法，熟悉EDA軟件MAX+plus的操作。 西安郵電學(xué)院可編程邏輯實驗報告 2.學(xué)會利用軟件仿真和實現(xiàn)用硬件對數(shù)字電路的邏輯功能進行驗證和分析。 3.學(xué)習(xí)初步的VHDL程序設(shè)計方法。 器材：PC 實驗內(nèi)容：實現(xiàn)3、F=AB 4、F=/abc+/d 實驗結(jié)果： 3、 F=AB 源程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity xor2 is port(a,b:in std_logic;

3、F:out std_logic); end; architecture main of xor2 is begin F<=a xor b; end; 仿真結(jié)果： 4、 F=/abc+/d 源程序： library ieee; 西安郵電學(xué)院可編程邏輯實驗報告 use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity zhonghe is port(a,b,c,d:in std_logic; F:out std_logic); end; architec

4、ture main of zhonghe is signal g,h,y,m,n:std_logic; begin m<=not a; g<=m and b; h<=g and c; n<=not d; y<=h or n; F<=y; end; 仿真結(jié)果： 實驗小結(jié)： 本實驗為第一次DEA實驗，不免有些興奮和好奇，加之老師講的比較好，所以基本上沒有西安郵電學(xué)院可編程邏輯實驗報告 遇到什么問題。雖然提前有預(yù)習(xí)過，但是老師還是一點點的細(xì)細(xì)講，我很佩服。老師使我們在短時間內(nèi)，學(xué)會了MAX+plus的使用方法。原理圖輸入法，文本輸入法基本都會了。不過還是出了些問題

5、。比如很容易忘記，將當(dāng)前工程選中。在文本編寫時，必須保持文件名與實體名一致，且擴展名為“.vhd”。總之，這次實驗做得還不錯。 實驗名稱：組合邏輯電路的設(shè)計 實驗三：編譯碼器設(shè)計 實驗?zāi)康模篴）熟悉組合邏輯電路的VHDL描述方法。 b)熟練掌握“case”語句和“ifelse”語句的用法。 器材：PC 實驗內(nèi)容：實現(xiàn)1、輸入8421BCD碼，輸出余3碼 2、設(shè)計優(yōu)先編碼器 實驗結(jié)果： a）輸入8421BCD碼，輸出余3碼 源程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity

6、 shiyan3 is port(X0,X1,X2,X3:in std_logic; Y0,Y1,Y2,Y3:out std_logic); end; architecture rel_1 of shiyan3 is signal a,b,c,d, e,f,g,h,i,j,k,l,m,n:std_logic; begin a<=not X3; b<=not X2; c<=not X1; d<=not X0; e<=a and d; f<=b and c and d; Y0<=e or f; g<=a and c and d; h<=a an

7、d X1 and X0 ; Y1<=f or g or h; i<=a and X2 and c and d; j<=b and c and X0; k<=a and b and X1; Y2<=i or j or k; l<=X3 and b and c; m<=a and X2 and X0; n<=a and X2 and X1; Y3<=l or m or n; end; 實驗結(jié)果： 西安郵電學(xué)院可編程邏輯實驗報告 b)設(shè)計優(yōu)先編碼器 源程序： library ieee; use ieee.std_logic_1164.all; u

8、se ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity shiyan4 is port(i:in std_logic_vector(7 downto 0); a:out std_logic_vector(2 downto 0); end; architecture dataflow of shiyan4 is begin a<=111 when I(7)='1'else 110 when I(6)='1'else 101 when I(5)='1'else 1

9、00 when I(4)='1'else 011 when I(3)='1'else 010 when I(2)='1'else 001 when I(1)='1'else 000 when I(0)='1'else 111; end; 實驗結(jié)果： 實驗四：數(shù)選器，邏輯運算器 實驗?zāi)康模篴）進一步熟悉組合邏輯電路的VHDL描述方法。 i. 進一步熟練掌握“case”語句和“ifelse”語句的用法。 ii. 掌握數(shù)選器、邏輯運算器的組合邏輯電路的設(shè)計方法。 器材：PC 實驗內(nèi)容：實現(xiàn)1、ABCD的多數(shù)表決器 2、二

10、位二進制相乘電路 實驗結(jié)果： a）ABCD的多數(shù)表決器 源程序： 西安郵電學(xué)院可編程邏輯實驗報告 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity shiyan5 is port(A,B,C,D:in std_logic; Y:out std_logic); end; architecture rel_1 of shiyan5 is signal e,f,g,h,i,j,k:std_logic; begin e<=C and D; f<=A or B; g<=e

11、 and f; h<=A and B; i<=C or D; j<=h and i; k<=g or j; Y<=k; end; 實驗結(jié)果： b）二位二進制相乘電路 源程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity shiyan6 is port(A1,A0,B1,B0:in std_logic; P0,P1,P2,P3:out std_logic); end; architecture rel_1 of shiyan6 is signal

12、 e,f,g,h,i,j,k,l:std_logic; begin e<= A0 and B0; f<=A1 and B0; g<=A0 and B1; h<=f or g; i<=A1 and B1; j<=A0 nand B0; 西安郵電學(xué)院可編程邏輯實驗報告 k<=i and j; l<=e and i; P0<=e; P1<=h; P2<=k; P3<=l; end; 實驗結(jié)果： 實驗五：顯示驅(qū)動電路設(shè)計 實驗?zāi)康模篴）掌握七段譯碼器的工作原理。 iii. 學(xué)習(xí)顯示驅(qū)動電路的VHDL描述方法。 iv. 了解數(shù)碼管掃

13、描現(xiàn)實的原理及實現(xiàn)。 器材：PC 實驗內(nèi)容：實現(xiàn)1、二位二進制相乘數(shù)碼管顯示電路 實驗結(jié)果： a）二位二進制相乘數(shù)碼管顯示電路 源程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity bb is port(a:in std_logic_vector(3 downto 0); y:out std_logic_vector(6 downto 0); end; architecture rtl of bb is begin

14、 process(a) begin case a is when0000=>y<=1111110; when0001=>y<=0110000; when0010=>y<=1101101; when0011=>y<=1111001; when0100=>y<=0110011; when0101=>y<=1011011; when0110=>y<=1011111; 西安郵電學(xué)院可編程邏輯實驗報告 when0111=>y<=1110000; when1000=>y<=1111111; when

15、1001=>y<=1111011; when1010=>y<=1110111; when1011=>y<=0011111; when1100=>y<=1001110; when1101=>y<=0111101; when1110=>y<=1001111; when1111=>y<=1000111; when others=>y<=ZZZZZZZ; end case; end process; end; 實驗結(jié)果： 實驗小結(jié)： 本實驗為第二次DEA實驗，這次的實驗內(nèi)容相對第一次是比較多的。但是老師的講

16、解，使我們做起實驗來，事半功倍。但是，還會犯些老毛病，比如很容易忘記，將當(dāng)前工程選中。在文本編寫時，必須保持文件名與實體名一致，且擴展名為“.vhd”。在寫最后的數(shù)碼管時犯糊涂了，以為是用原理圖來實現(xiàn)，浪費了不少時間。還有，文本編寫時，高阻態(tài)是不能隨便出現(xiàn)的，我就吃虧了?？傊@次實驗做得還行。 實驗六：觸發(fā)器的設(shè)計 實驗?zāi)康模篴）認(rèn)識RS觸發(fā)器、JK觸發(fā)器、D觸發(fā)器和T觸發(fā)器。 v. 熟練掌握RS觸發(fā)器、JK觸發(fā)器、D觸發(fā)器和T觸發(fā)器的邏輯功能及動作特點。 vi. 能夠通過CPLD開發(fā)實現(xiàn)具有觸發(fā)器功能的數(shù)字電路。 器材：PC，可編程邏輯實驗電路板，下載線，USB電源線，雙蹤示波器，數(shù)字萬用

17、表，導(dǎo)線若干。 實驗內(nèi)容：實現(xiàn)1、上升沿JK觸發(fā)器。 實現(xiàn)2、上升沿D觸發(fā)器。 實驗結(jié)果： a） 上升沿JK觸發(fā)器 要求設(shè)計一個合理的電路，通過MAX+plusII仿真和CPLD實現(xiàn)驗證JK觸發(fā)器的邏輯功能，并掌握其動作特點。此次設(shè)計的 JK觸發(fā)器如圖4-6-2所示。 西安郵電學(xué)院可編程邏輯實驗報告 JK觸發(fā)器功能表見表 4-6-2 源程序： library ieee; use ieee.std_logic_1164.all; entity jkclk is port(prn,clrn,clk:in std_logic; j,k:in std_logic; q,qb:out std_logic

18、); end; architecture jkcp1 of jkclk is signal q_temp,qb_temp: std_logic; begin process(prn,clrn,clk,j,k) begin if(prn='1' and clrn='0')then q_temp<='0' qb_temp<='1' elsif(prn='0')then q_temp<='1' qb_temp<='0' elsif(clk='1' a

19、nd clk'event)then if(j='0' and k='1')then q_temp<='0' 西安郵電學(xué)院可編程邏輯實驗報告 qb_temp<='1' elsif(j='1' and k='0')then q_temp<='1' qb_temp<='0' elsif(j='1' and k='1')then q_temp<=not q_temp; qb_temp<=not qb_

20、temp; else q_temp<=q_temp; qb_temp<=qb_temp; end if; end if; end process; q<=q_temp; qb<=qb_temp; end; 實驗結(jié)果： b） 上升沿D觸發(fā)器 要求設(shè)計一個合理的電路，通過MAX+plusII仿真和CPLD實現(xiàn)驗證D觸發(fā)器的邏輯功能，并掌握其動作特點。此次設(shè)計的D觸發(fā)器如圖所示。 源程序： library ieee; use ieee.std_logic_1164.all; entity dcp is 西安郵電學(xué)院可編程邏輯實驗報告 port(prn,clrn,clk:in

21、std_logic; d:in std_logic; q,qb:out std_logic); end; architecture dcp1 of dcp is signal q_temp,qb_temp: std_logic; begin process(prn,clrn,clk,d) begin if(prn='1' and clrn='0')then q_temp<='0' qb_temp<='1' elsif(prn='0')then q_temp<='1' qb_temp

22、<='0' elsif(clk='1' and clk'event)then q_temp<=d; qb_temp<=not d; end if; end process; q<=q_temp; qb<=qb_temp; end; 實驗結(jié)果： 實驗小結(jié)： 通過實驗，讓我對VHDL軟件的應(yīng)用更熟悉，同時認(rèn)識RS觸發(fā)器、JK觸發(fā)器、D觸發(fā)器、T觸發(fā)器，掌握它們的邏輯功能和動作特點。 實驗應(yīng)注意事項：電路的編程要根據(jù)要求及真值表，要考慮輸入所有可能出現(xiàn)的情況，盡量簡潔。測試信號要包括所有端子的各種情況。同時一定要考慮文件名匹配問題

23、。在編寫程序中一定要認(rèn)真細(xì)心，小小的錯誤就會導(dǎo)致結(jié)果不正確。注意文件保存時的文件名匹配問題。如果出現(xiàn)了錯誤應(yīng)按著提示內(nèi)容一步一步的進行調(diào)試，直到?jīng)]有錯誤為止?？傊?，這次試驗室較為順利的完成了，在這次實驗中收獲頗多。 西安郵電學(xué)院可編程邏輯實驗報告 實驗七：移位寄存器的設(shè)計 一、實驗?zāi)康?1、掌握移位寄存器電路設(shè)計的方法。 2、通過開發(fā)CPLD來實現(xiàn)時序邏輯電路的功能。 二、實驗所用儀表及主要器材 計算機，軟件maxplus2，CPLD芯片 三、實驗原理簡述 （1）啟用原理圖（文本）編輯器編譯； （2）保存、編輯程序語言，在程序無錯后進行編譯。 （3）啟動波形圖編譯器，設(shè)置、編輯波形圖并保存、仿

24、真。 （4）指定、設(shè)置CPLD芯片EPM7032SLC44-10；輸入輸出分配管腳。 （5）下載實現(xiàn)，按照設(shè)定的輸入輸出管腳，用線連接實驗板上的發(fā)光二極管和開關(guān)改變輸入開關(guān)的狀態(tài)，觀察輸出端對應(yīng)的發(fā)光二極管的狀態(tài)。 四、實驗測量記錄（真值表、源程序、仿真圖） 1、設(shè)計一個能自啟動的環(huán)形計數(shù)器 實現(xiàn)如下圖所示狀態(tài)轉(zhuǎn)移圖。 真值表： 3nQ 2nQ 1nQ 0nQ 13nQ? 12nQ? 11nQ? 10nQ? 1 0 0 0 0 1 0 0 0 1 0 0 0 0 1 0 0 0 1 0 0 0 0 1 0 0 0 1 1 0 0 0 編寫出實現(xiàn)該電路的VHDL程序. library ieee;

25、 use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity roll1 is port(clk,d:in std_logic; q:buffer std_logic_vector(3 downto 0); end; architecture atl of roll1 is begin process(clk) 西安郵電學(xué)院可編程邏輯實驗報告 begin if(clk'event and clk='1')then q(3)<=d; q(0)<=q(1); q(1)<=q(2)

26、; q(2)<=q(3); if (q(0)='1')then q(3)<=q(0); end if; end if; end process; end; 用MAX+plusII進行仿真。 2、節(jié)日彩燈電路設(shè)計 要求當(dāng)輸入連續(xù)脈沖時，4個彩燈（發(fā)光二極管）級可以從右向左逐位亮繼而逐位滅，又可以從左向右逐位亮繼而逐位滅。 真值表： 1x?時 3nQ 2nQ 1nQ 0nQ 13nQ? 12nQ? 11nQ? 10nQ? 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 1 0 0 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1

27、 1 0 1 1 1 0 1 1 0 0 1 1 0 0 1 0 0 0 1 0 0 0 0 0 0 0 西安郵電學(xué)院可編程邏輯實驗報告 0x?時： 000010001000110011001110111011111111011101110011 0 0 1 1 0 0 0 1 0 0 0 1 0 0 0 0 編寫出實現(xiàn)該電路的VHDL程序. library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity light is port(x,clk,rd:in std_logic; q:buffe

28、r std_logic_vector(3 downto 0); end; architecture atl of light is begin process(clk,x) begin if(rd='0')then q<=0000; elsif(clk'event and clk='1')then if(x='1')then q(3)<=q(2); q(2)<=q(1); q(1)<=q(0); q(0)<=not q(3); else q(0)<=q(1); q(1)<=q(2); q(2)&l

29、t;=q(3); q(3)<=not q(0); end if; end if; end process; 西安郵電學(xué)院可編程邏輯實驗報告 end; 用MAX+plusII進行仿真。 3、硬件下載實現(xiàn)彩燈設(shè)計，結(jié)果用二極管顯示。 按照下載實現(xiàn)的步驟進行，分配管腳圖如下： 時鐘控制信號CP必須接在43號管腳； 異步清零端rd必須接在1號管腳； 輸入輸出端必須接在（I/0）管腳。 然后在電路板上連接好電路，變換輸入端X的高低電平，可以看見四個二極管如狀態(tài)轉(zhuǎn)移表所示依次變換。 五、實驗心得 本次試驗主要是對移位寄存器的設(shè)計，程序已在示例中給出，只要仿照示例進行設(shè)計就可得到想要的結(jié)果。 在下載實

30、現(xiàn)時，出了許多小問題，剛開始時老師不能下下來，后來經(jīng)過老師的講解才得以解決問題。在編寫程序時，要對語句熟悉，編寫中有一個if 語句后少一個end ，在邊沿觸發(fā)器的上升沿用 event。實驗應(yīng)注意事項：電路的編程要根據(jù)要求及真值表，要考慮輸入所有可能出現(xiàn)的情況，盡量簡潔。測試信號要包括所有端子的各種情況。同時一定要考慮西安郵電學(xué)院可編程邏輯實驗報告 文件名匹配問題。在編寫程序中一定要認(rèn)真細(xì)心，小小的錯誤就會導(dǎo)致結(jié)果不正確，從而沒有編譯結(jié)果注意仿真信號應(yīng)包括所有端子的各種情況。注意文件保存時的文件名匹配問題。如果出現(xiàn)了錯誤應(yīng)按著提示內(nèi)容一步一步的進行調(diào)試，直到?jīng)]有錯誤為止。總之，這次試驗我收獲頗多

31、。 實驗八：計數(shù)器的設(shè)計 一、實驗?zāi)康?1 掌握計數(shù)器電路設(shè)計的方法。 2 通過開發(fā)CPLD來實現(xiàn)時序邏輯電路的功能。 二、實驗所用儀表及主要器材 計算機，軟件maxplus2，CPLD芯片 三、實驗原理簡述 （1）啟用原理圖（文本）編輯器編譯； （2）保存、編輯程序語言，在程序無錯后進行編譯。 （3）啟動波形圖編譯器，設(shè)置、編輯波形圖并保存、仿真。 （4）指定、設(shè)置CPLD芯片EPM7032SLC44-10；輸入輸出分配管腳。 （5）下載實現(xiàn)，按照設(shè)定的輸入輸出管腳，用線連接實驗板上的發(fā)光二極管和開關(guān)改變輸入開關(guān)的狀態(tài)，觀察輸出端對應(yīng)的發(fā)光二極管的狀態(tài)。 四、實驗內(nèi)容（真值表、原理圖、源程序

32、、仿真圖） 1設(shè)計一個同步帶有進位輸出端的二十四進制（8421BCD碼）計數(shù)器，且能夠自啟動及具有進位輸出端。方法按下列要求設(shè)計編程實現(xiàn)。 要求： 1). 用原理圖輸入法，元件采用74160設(shè)計上述計數(shù)器，并硬件下載實現(xiàn)，結(jié)果用數(shù)碼管顯示； 2). 用文本輸入法即VHDL語言設(shè)計編程，并硬件下載實現(xiàn)，結(jié)果用數(shù)碼管顯示。 真值表： Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 1 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 1 1

33、0 0 0 0 0 0 1 1 1 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 1 0 0 1 0 西安郵電學(xué)院可編程邏輯實驗報告 0 0 0 1 0 0 1 1 0 0 0 1 0 1 0 0 0 0 0 1 0 1 0 1 0 0 0 1 0 1 1 0 0 0 0 1 0 1 1 1 0 0 0 1 1 0 0 0 0 0 0 1 1 0 0 1 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 1 0 0 0 1 0 0 0 1 0 0 0 1 1 原理圖： 編寫出實現(xiàn)

34、該電路的VHDL程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity dec is port(clk,sd,ep,et:in std_logic; rd:buffer std_logic; dl:in std_logic_vector(3 downto 0); dh:in std_logic_vector(3 downto 0); ql:buffer std_logic_vector(3 downto 0); qh:buffer std_logic_vector(3 down

35、to 0); end; architecture rtl of dec is begin process(clk,rd,sd,ep,et) begin 西安郵電學(xué)院可編程邏輯實驗報告 rd<=(qh(1) nand ql(2); if(rd='0')then ql<=0000; qh<=0000; elsif(clk'event and clk='1')then if(sd='0')then ql<=dl;qh<=dh; elsif(ep='0')then ql<=ql;qh<=qh; elsif(et='0')then ql<=ql;qh<=qh; elsif(ep='1' and et='1')then if(ql=9)then ql<=0000; qh<=qh+1; else ql<=ql+1; qh<=qh; end if; end if; end if; end process; end; 用MAX+plusI