CPCI總線在數(shù)字化電臺中的設(shè)計(jì)用

1、隨著現(xiàn)代軍事通信技術(shù)的進(jìn)步，數(shù)字化短波電臺逐步往嵌入式、模塊化的方向發(fā)展。CPCI總線作為一種新興的總線技術(shù)，在短波電臺的模塊化設(shè)計(jì)上具有重要的應(yīng)用價值，可以較大程度地提高數(shù)字化短波電臺的可靠性和保障性。CPCI總線架構(gòu)CPCI 規(guī)范是由 PICMG ( PCI In dustrial Computer Manu facturer ' s Group， PCI 工業(yè)計(jì)算機(jī) 制造商聯(lián)盟)制定的一種新的開放工業(yè)計(jì)算機(jī)標(biāo)準(zhǔn)， 用于工業(yè)和嵌入式應(yīng)用。它定義了更加 堅(jiān)固耐用的PCI版本，在電氣、邏輯和軟件功能等方面，與PCI標(biāo)準(zhǔn)完全兼容。CPCI全稱 Compact PCI，簡單的說就是 PCI

2、 specification (PCI電氣規(guī)范)加上 rugged Eurocard packaging (歐式卡)結(jié)構(gòu)。CPCI模塊以插卡的方式安裝在機(jī)箱內(nèi)的支架上，并采 用垂直方向通風(fēng)散熱，具有更好的散熱性和抗震動性。這樣，在CPCI系統(tǒng)中就可采用在臺式機(jī)中廣泛使用的高性能 PCI技術(shù)，降低了新技術(shù)的使用成本，系統(tǒng)的整體性能得以提升。 而且，基于 PCI技術(shù)的豐富軟件工具，也使得用戶在使用中更加便捷。同時，歐式卡結(jié)構(gòu) 使得系統(tǒng)的可靠性進(jìn)一步提高。另外采用IEEE 1101.11后端輸出方式，使得對系統(tǒng)的維護(hù)更加方便快捷，大大縮短了系統(tǒng)的平均維護(hù)時間。CPCI系統(tǒng)背板和CPCI板卡采用的是標(biāo)

3、準(zhǔn) 2mm高密度氣密性針孔連接器，板卡的尺寸分3U (100mm x 160mm)和 6U (160mm x 233mm )兩種，3U 的系統(tǒng)只提供 32 位 /64 位的 PCI 系統(tǒng)總線，6U的系統(tǒng)除了提供32位/64位的PCI系統(tǒng)總線外，還有多達(dá) 315線的用戶定義 輸入/輸出線，非常適用于數(shù)字化短波電臺的模塊化設(shè)計(jì)應(yīng)用。CPCI總線具有極高的性能，其主要特點(diǎn)是：1. 具有地址數(shù)據(jù)多路復(fù)用的高性能32位或64位的同步總線?？偩€引腳數(shù)目和部件數(shù)量少(對于總線目標(biāo)設(shè)備只有47根信號線，對于主設(shè)備最多只有 49根信號線)，降低了成本及布線復(fù)雜度。2. CPCI局部總線在33MHz總線時鐘、32

4、位數(shù)據(jù)通路時，可達(dá)到峰值132Mb/s的帶寬； 在33MHz總線時鐘，64位數(shù)據(jù)通路時可達(dá)到峰值 264Mb/s的帶寬；在66MHz主頻 時，對于32位數(shù)據(jù)通路和64位數(shù)據(jù)通路帶寬的峰值， 可分別達(dá)到264Mb/s或528Mb/s 的帶寬；CPCI總線還有線性突發(fā)傳輸功能，保證了滿載的高速傳輸。3. 隱蔽的總線仲裁，減小了仲裁開銷。4. 極小的存取延時，采用總線多主控和異步數(shù)據(jù)轉(zhuǎn)移操作。5. CPCI提供的數(shù)據(jù)和地址奇偶校驗(yàn)功能，保證數(shù)據(jù)完整性和準(zhǔn)確性。6. CPCI總線與CPU和時鐘頻率無關(guān)，它能支持多個外設(shè)，設(shè)備間通過局部總線可以完成數(shù)據(jù)快速傳遞，從而很好地解決數(shù)據(jù)傳輸?shù)钠款i問題。7. 對

5、CPCI擴(kuò)展卡及元件，能夠自動配置，實(shí)現(xiàn)設(shè)備的即插即用。從結(jié)構(gòu)上看，CPCI總線的特點(diǎn)表明它是一種理想的系統(tǒng)交換平臺的載體，能提供高傳輸 帶寬，同時能夠保證數(shù)據(jù)完整性和準(zhǔn)確性；能夠支持多外設(shè)，很好地適應(yīng)了系統(tǒng)可擴(kuò)展性的要求；采用的是 PCI總線操作規(guī)程，很好地適應(yīng)了一般的PCI擴(kuò)展元件，降低了開發(fā)難度；獨(dú)特的引腳及外圍電路設(shè)計(jì)集連接緊密牢固、抗干擾、易更換、熱插拔等優(yōu)點(diǎn)于一身。背板是CPCI總線架構(gòu)的基礎(chǔ)，它為CPCI總線交換提供物理連接、電路保證。CPCI背板有8個插槽，其中一個為系統(tǒng)板插槽(system slot),其他7個為外設(shè)板插槽(peripheral slot),像 這樣一個系統(tǒng)插

6、槽外帶7個外設(shè)插槽的單元稱為一個CPCI段(CPCI segment)。系統(tǒng)插槽提供總線仲裁、時鐘分配和整個CPCI段的重新啟動等功能，系統(tǒng)插槽要通過管理每塊外設(shè)插槽上板卡的IDSEL信號來完成整個系統(tǒng)的初始化；外設(shè)插槽上可以安放簡單的接口板、智 能從屬裝置(intelligenee slave )或PCI總線控制裝置(PCI master)。CPCI總線接口設(shè)計(jì)為了提高數(shù)字化短波電臺的數(shù)據(jù)處理能力，可以為其配置ETX嵌入式計(jì)算機(jī)模塊。雖然ETX嵌入式計(jì)算機(jī)模塊定義了符合PCI規(guī)范的CPCI總線，但由于如上所述的電氣負(fù)載的原因，對于PCI/CPCI總線而言，如果總線上連接過多的電氣負(fù)載或設(shè)備，

7、總線將不能正常工 作。在不擴(kuò)充總線的情況下，標(biāo)準(zhǔn)PCI總線的驅(qū)動能力是驅(qū)動 4個PCI插槽，而CPCI控制器模塊要求驅(qū)動7個儀器模塊。因此，即使采用PCI插卡到CPCI插座的物理結(jié)構(gòu)轉(zhuǎn)換后，嵌入式計(jì)算機(jī)模塊的 PCI總線主橋路仍然不能直接驅(qū)動CPCI總線。所以在設(shè)計(jì)數(shù)字化短波電臺的CPCI總線時，需要在 ETX嵌入式計(jì)算機(jī)的 CPCI總線和CPCI機(jī)箱底板的CPCI總 線之間引入了 PCI-PCI橋接設(shè)備。1橋接芯片的選擇PCI橋接芯片盡管可以使用FPGA通過硬件編程語言來實(shí)現(xiàn)，但由于PCI總線規(guī)范自身的復(fù)雜性，要想在短期內(nèi)做到性能優(yōu)化和操作穩(wěn)定，難度很大。而現(xiàn)在市場上有許多廠家提供了很多成熟

8、的產(chǎn)品，根據(jù)系統(tǒng)集成的特性，我們選擇TI公司的PCI-to-PCI橋接芯片PCI2050。PCI2050屬于透明PCI-to-PCI橋，提供了兩條 PCI總線間的高性能連接，實(shí)現(xiàn)一條PCI總線的主設(shè)備和另外一條PCI總線的從設(shè)備間的傳輸， 兼容Intel 21150。PCI2050橋符合PCI局部總線規(guī)范2.2，并可用于PCI總線的擴(kuò)展，提供支持9個設(shè)備的可編程2優(yōu)先級總線仲裁器；一次側(cè)和二次側(cè)都支持 33MHz時鐘、32位擴(kuò)展信號。PCI2050提供CPCI熱插拔能 力，可完美解決多功能 CPCI卡和單功能 CPCI的熱插拔問題。PCI2050橋符合PCI-to-PCI Bridge Spe

9、cification1.1，符合 PCI 電源管理規(guī)范 1.0/1.1。2電源和地的連接PCI2050使用的核心工作電壓為+3.3V，CPCI標(biāo)準(zhǔn)機(jī)箱的底板上通過 J1連接器提供滿足 要求的+3.3V電壓，在使用時無須 DC/DC轉(zhuǎn)換。但根據(jù)標(biāo)準(zhǔn)設(shè)計(jì)規(guī)范，在PCI2050的電源引腳附近需要設(shè)置旁路電容。所以在印制電路板布線時，在PCI2050的所有電源引腳附近需要設(shè)置一個0.1卩F的陶瓷電容器作為旁路電容。PCI2050在兩側(cè)總線方向都支持 +5V和+3.3V信號環(huán)境，它們的選擇是通過對 P_VCC和 S_VCC引腳施加不同的電壓來實(shí)現(xiàn)的，詳細(xì)的選擇方式如表1所示。畀 El'BUSSI

10、GNALINGp.vtrcpivS.VCC VVCL ；Vso5.03,.)，血1.13.3IJ, JII1.3由于PCI總線為高速總線，為了避免電源和地的干擾，在印制板布線時采取單獨(dú)的電源層和地層布線。但因?yàn)樵谠O(shè)計(jì)過程中使用了+5V和+3.3V兩種電源，所以在同一電源層上又為+5V和+3.3V兩部分分開鋪銅。3 PCI總線一次側(cè)的連接數(shù)字化短波電臺的嵌入式計(jì)算機(jī)模塊提供了符合PCI總線規(guī)范的標(biāo)準(zhǔn) PCI信號接口，這些信號與PCI2050的第一級總線側(cè)的信號定義完全兼容，在設(shè)計(jì)時可以將嵌入式計(jì)算機(jī)的 PCI信號輸出直接連接到 PCI2050 一次側(cè)的相應(yīng)引腳。在初始化配置空間讀寫時，PCI20

11、50作為上一級PCI總線的操作對象，提供了 IDSEL引腳進(jìn)行器件選擇，按照PCI2050使用手冊，該引腳可以連接到高 24位PCI總線中的任意一根。同時，為了減低地址線的容性負(fù)載， 需要在該信號連線上串接一個1kQ的電阻。在CPCI總線設(shè)計(jì)中，將 PCI2050的IDSEL引腳通過1k Q電阻連接到了 AD19引腳。同 樣，PCI2050在二級總線側(cè)可以支持 9個PCI器件，對于每個二級總線側(cè)的 PCI器件的IDSEL 引腳，也可以經(jīng)過 1kQ電阻連接到 PCI2050的S_AD31-S_AD16引腳中的任意一根。4 PCI總線二次側(cè)的連接PCI 總線信號經(jīng)過橋接，在 PCI2050 的二級

12、總線側(cè)提供了標(biāo)準(zhǔn)的次級 PCI 總線接口信號， 它們符合 PCI 總線規(guī)范的定義， 同 CPCI 底板上的相應(yīng)信號的定義也是相同的。 但根據(jù) CPCI 規(guī)范和 PCI2050 手冊的要求，這些信號線需要經(jīng)過適當(dāng)?shù)恼{(diào)理后才能與相應(yīng)的CPCI J1、J2連接器的對應(yīng)信號連接。 根據(jù)CPCI規(guī)范的要求，為了減小單板上的CPCI總線的信號線分支（stub）對總線的影響，必須對總線信號進(jìn)行串聯(lián)電阻匹配。PCB的布線特征阻抗應(yīng)設(shè)計(jì)為65 Q± 10%，匹配電阻阻值為10 Q。需要加串聯(lián)匹配電阻的信號包括：ADOAD31、C/BEO#C/BE3#、PAR、FRAME#、IRDY#、TRDY#、ST

13、OP#、LOCK#、DEVSEL#、PERR#、SERR#、RST#以及 INTA#、 INTB#、INTC#、INTD#。而且，從接插件 J1或J2到PCI2050相應(yīng)管腳，總的信號線長度 要小于 63.5mm （2.5 英寸）。其中，從接插件插針到串聯(lián)電阻的 PCB 連線長度小于 15.2mm（0.6英寸）。所以，對上述信號在實(shí)際中使用10Q排阻作為端接終端電阻進(jìn)行串聯(lián)的匹配。 在 CPCI 總線的設(shè)計(jì)中，對于 GNT#0 GNT#6 、 REQ#0REQ#6 和二級時鐘輸出SCLKOUT0SCLKOUT6等引腳根據(jù)CPCI規(guī)范對系統(tǒng)卡的要求，也需要加上相應(yīng)的10 Q端接終端電阻。 根據(jù)規(guī)

14、范要求，對 CPCI 總線接口來說， 對系統(tǒng)卡的一些 PCI 信號輸出需要進(jìn)行上拉，且上拉電阻必須被放置在端接終端電阻靠近CPCI J1、J2連接器的一側(cè)上?？梢栽谠O(shè)計(jì)時對PCI2050的二級總線側(cè)的相應(yīng)信號通過8.2k Q電阻上拉。需要上拉的電阻包括：FRAME#、IRDY#、 TRDY#、 STOP#、 LOCK#、 DEVSEL# 、 PERR#、 SERR#、 RST#、 INTA#、 INTB#、 INTC#、 INTD#、 GNT#0 GNT#9 、 REQ#0REQ#9 等。對于二級時鐘輸出， PCI2050 的二次側(cè)有 10 個時鐘輸出 S_CLKOUT0.9 ，這些時鐘 輸出

15、可以通過相關(guān)寄存器分別使能。同時，為了保證 PCI2050 的二級 PCI 總線時鐘和其他 時鐘輸出同步，應(yīng)將 S_CLK引腳經(jīng)一個75Q電阻反饋到S_CLKOUT9引腳，如圖1所示。33MHzP CLKS CLKS_CLK0UT9SCLK0UT8S CLK0UT7SCLK0UT6S_CLK0UT5S CLK0UT4S_CLK0UT3S_CLK0UT2S CLK0UT1S_CLKOUTO圖1 PCI2050的時鐘連接 PCI2050提供的JTAG邊界掃描接口 TDI、TDO、TMS、TCLK、TRST#，這些引腳可 以與CPCI規(guī)范定義的J1連接器上的相應(yīng)引腳直接連接。 對于二級總線的仲裁，P

16、CI2050提供兩種方式：外部總線仲裁和內(nèi)部總線仲裁。S_CFN# 引腳為選擇引腳，當(dāng)S_CFN#引腳為高時，使用外部總線仲裁器。 這時，S_REQ#1S_REQ#8 和S_GNT#1S_GNT#8引腳被置為高阻狀態(tài)， 外部仲裁器與 PCI2050的連接方式如圖2所 示。PCI2050VCCExternal AibiteiS CFN£S_GN 10REQS_REQ0AGNT圖2 PCI2050與外部仲裁器的連接在PCI2050的內(nèi)部總線仲裁模式中，S_CFN#引腳為低，PCI2050對外圍卡通過 S_REQ#O S_REQ#8引腳提出的請求進(jìn)行仲裁，然后通過S_GNT#OS_GNT#

17、8弓I腳和進(jìn)行響應(yīng)。PCI2050 的 S_REQ#0 S_REQ#8 和 S_GNT#0 S_GNT#8 引腳分別與 CPCI 規(guī)范定義的 CPCI J1、J2的相應(yīng)引腳經(jīng)過串接端接電阻和上拉后連接。5芯片工作模式的選擇PCI2050可以選擇工作在三種不同的工作模式下：TI CPCI熱插拔模式、TI電源管理模式和與In tel 21150兼容模式。選擇引腳分別為：MSO、MS1，模式選擇定義如表 2所示。FTL2050【“懇云址!itMSOMSI工作樓式i0ti cpci Unfits1 'TI電漁養(yǎng)理LUi _X與【*1 HE槪容TI CPCI熱插拔模式支持 CPCI熱插拔，滿足C

18、PCI電源管理接口規(guī)范 1.1版本；TI電源管 理模式不支持CPCI熱插拔，只滿足 CPCI電源管理接口規(guī)范1.1版本；與Intel 21150兼容 模式也不支持CPCI熱插拔，且只滿足CPCI電源管理接口規(guī)范1.0版本。根據(jù)CPCI總線應(yīng) 用設(shè)計(jì)的需要，可以選擇 TI CPCI熱插拔工作模式。當(dāng)PCI2050選擇工作在TI CPCI工作模式下時，為了確保熱插拔邏輯的正常工作，要求必須將PCI2050的HS_SWITCH/GPI03和HSENUM#引腳上拉。同時，由于沒有使用 PCI2050 的關(guān)于GPIO的引腳，且因?yàn)檫@些引腳在缺省條件下定義為輸入腳，為了避免誤觸發(fā)，應(yīng)該 將這些引腳全部上拉。6芯片內(nèi)部寄存器設(shè)置PCI2050橋接芯片作為一個獨(dú)立功能的 PCI器件，具有和所有 PCI設(shè)備一樣的配置空間， 并且作為PCI橋，它遵守PCI-to-PCI橋規(guī)范1.1所定義的PCI配置空間。PCI2050除了具有 標(biāo)準(zhǔn)的PCI-to-PCI橋規(guī)范定義的配