杭電數(shù)電實驗課內(nèi)題設(shè)計答案

1、數(shù)字邏輯電路課內(nèi)仿真實驗第六章 QuartusII原理圖設(shè)計初步一、 實驗?zāi)康模撼醪搅私鈱W(xué)習(xí)使用Quartus|軟件進(jìn)行電路自動化設(shè)計。二、 實驗儀器：Quartus|軟件。三、 實驗內(nèi)容：6-1 用Quartus|庫中的宏功能模塊74138和與非門實現(xiàn)指定邏輯函數(shù) 按照6.3節(jié)和6.4節(jié)的流程，使用Quartus|完整圖6-2電路的設(shè)計，包括：創(chuàng)建工程，在原理圖編輯窗中繪制此電路，全程編譯，對設(shè)計進(jìn)行時序仿真，根據(jù)仿真波形說明此電路的功能，引腳鎖定編譯，編程下載于FPGA中進(jìn)行硬件測試。最后完成實驗報告。1、原理圖2、波形設(shè)置3、仿真波形6-2 用兩片7485設(shè)計一個8位比較器用兩片4位二進(jìn)

2、制數(shù)值比較器7485串聯(lián)擴(kuò)展為8位比較器，使用Quartus|完成全部設(shè)計和測試，包括創(chuàng)建工程、編輯電路圖、全程編譯、時序仿真及說明此電路的功能、引腳鎖定、編程下載，進(jìn)行硬件測試。最后完成實驗報告。1、 原理圖2、 波形設(shè)置3、 波形仿真6-3 設(shè)計8位串行進(jìn)位加法器 首先根據(jù)圖4-33，用半加器設(shè)計一個全加器元件，然后根據(jù)圖4-34，在頂層設(shè)計中用8個1位全加器構(gòu)成8位串行進(jìn)位加法器。給出時序仿真波形并說明之，引腳鎖定編譯，編程下載于FPGA中進(jìn)行硬件測試，最后完成實驗報告，討論這個加法器的工作速度。1、 原理圖：半加器1位全加器8位串行進(jìn)位全加器集成后的8位串行進(jìn)位全加器2、波形設(shè)置3、波

3、形仿真6-5 設(shè)計一個十六進(jìn)制7段顯示譯碼器 用Verilog的case語句設(shè)計一個可以控制顯示共陰7段數(shù)碼管的十六進(jìn)制碼7段顯示譯碼器。首先給出此譯碼器的真值表，此譯碼器有4個輸入端：D、C、B、A。D是最高位，A是最低位；輸出有8位：p、g、f、e、d、c、b、a，其中p和a分別是最高和最低位，p控制小數(shù)點。對于共陰控制，如果要顯示A，輸入DCBA=1010；若小數(shù)點不亮，則輸出pgfedcba=01110111=77H,給出時序仿真波形并說明之，引腳鎖定，下載于FPGA中對共陰數(shù)碼管進(jìn)行硬件測試。1、 程序代碼2、 電路原理圖3、 波形設(shè)置4、 波形仿真6-6 設(shè)計一個5人表決電路 用c

4、ase語句設(shè)計一個5人表決電路，參加表決者5人，同意為1，不同意為0，同意者過半則表決通過，綠指示燈亮；表決不通過則紅指示燈亮。給出時序仿真波形并說明之，引腳鎖定，編程下載硬件測試。最后完成實驗報告。1、 程序代碼2、 電路原理圖3、 波形設(shè)置4、 波形仿真第八章 時序電路的自動化設(shè)計與分析8.1.1根據(jù)8.1.1節(jié)，首先使用74390設(shè)計一個2位十進(jìn)制計數(shù)器，然后使此計數(shù)器在新的工程中作為一個可調(diào)用的元件，用它構(gòu)建一個8位十進(jìn)制計數(shù)器。給出仿真結(jié)果，最后在FPGA上進(jìn)行硬件驗證。原理圖：波形仿真設(shè)置：仿真波形：原理圖：波形設(shè)置：仿真波形：8.1.2 根據(jù)8.1.2節(jié)，用74161模塊設(shè)計一個

5、十二進(jìn)制加法計數(shù)器，并注意計數(shù)器的可行性和可靠性考察；然后設(shè)計一個數(shù)控分頻器。利用Quartus|創(chuàng)建工程，繪制電路圖，全程編譯，時序仿真，并根據(jù)仿真波形作出說明，引腳鎖定編譯后下載FPGA中，在實驗系統(tǒng)上硬件驗證，完成實驗報告。原理圖：波形仿真設(shè)置：仿真波形：8.2.1 利用一般模型設(shè)計一個同步模7計數(shù)器，其狀態(tài)圖如圖所示。結(jié)合第6章介紹的Quartus|流程來實現(xiàn)。原理圖：波形仿真設(shè)置：仿真波形：8.2.2 基于自動化設(shè)計方法的一般模型，設(shè)計一個?？煽氐耐郊臃ㄓ嫈?shù)器，要求當(dāng)控制信號M=0時為六進(jìn)制計數(shù)器，當(dāng)M=1時為十二進(jìn)制計數(shù)器。原理圖：仿真波形設(shè)置：波形仿真結(jié)果：8.2.3 設(shè)計一個

6、基于一般模型的十進(jìn)制加法計數(shù)器，利用Quartus|創(chuàng)建工程，編輯電路圖，時序仿真，并根據(jù)仿真波形作說明，在實驗系統(tǒng)上硬件驗證。注意計數(shù)器的自啟動問題。原理圖：波形仿真設(shè)置：仿真波形結(jié)果：8.2.4 用自動設(shè)計技術(shù)完成基于計數(shù)器一般模型的可逆8位二進(jìn)制計數(shù)器設(shè)計。原理圖：波形仿真設(shè)置：仿真波形結(jié)果：8.3 根據(jù)8.5節(jié)，完成基于LPM_COUNTER的16位可逆可預(yù)置型計數(shù)器設(shè)計。利用Quartus|創(chuàng)建工程，時序仿真，在實驗系統(tǒng)上硬件驗證。完成實驗報告。原理圖：波形仿真設(shè)置：仿真波形結(jié)果：8.5 根據(jù)8.6.3節(jié)，用狀態(tài)機(jī)5完成鍵觸點消抖動電路的全部設(shè)計，對電路進(jìn)行仿真。在硬件驗證中參考實驗7-2給出的方法。為了電路的可靠性，討論狀態(tài)機(jī)工作時時鐘頻率的最佳值。仍然基于狀態(tài)機(jī)，探尋更好更可靠的設(shè)計方案，并驗證之。原理圖波形仿真設(shè)置：仿真波形結(jié)果：8.6 根據(jù)8.6.4節(jié)，首先完成此節(jié)的設(shè)計內(nèi)容，并驗證仿真結(jié)果。針對系統(tǒng)中所需要的定時器，設(shè)計一個更靈活實用的定時器。原理圖：波形仿真設(shè)置：仿真波形結(jié)果：8.7 用狀態(tài)機(jī)設(shè)計一個序列發(fā)生器。設(shè)序列發(fā)生器可周期性輸出編碼1100100101，高位在前。原理圖仿真波形設(shè)置：波形仿真結(jié)