FPGA設(shè)計(jì)開發(fā)軟件ISE使用技巧之：ISE軟件的設(shè)計(jì)流程

1、fpga設(shè)計(jì)開發(fā)軟件ise使用技巧之：ise軟件的設(shè)計(jì)流程 6.3 ise軟件的設(shè)計(jì)流程 公司的ise軟件是一套用以開發(fā)xilinx公司的&的集成開發(fā)軟件，它提供應(yīng)用戶一個(gè)從設(shè)計(jì)輸入到綜合、布線、下載的全套解決計(jì)劃，并很便利地同其他工具接口。其中，原理圖輸入用的是第三方軟件ecs;狀態(tài)圖輸入用的是statecad;hdl綜合可以用法xilinx公司開發(fā)的xst、synopsys公司開發(fā)的fpga express和synplicity公司的synplify/synplify pro等;測(cè)試激勵(lì)可以是圖形化的hdl bencher，也可以由用戶提供測(cè)試代碼;通過 xe(xilinx edi

2、tion)或modelsim se舉行仿真。xilinx為modelsim預(yù)留了接口，可以挺直在ise環(huán)境中打開，用法十分便利。并且modelsim支持綜合前、后仿真，以準(zhǔn)時(shí)序仿真，功能很強(qiáng)大。除了上述軟件以外，也可以用法其他公司的相關(guān)eda軟件產(chǎn)品。本節(jié)將對(duì)ise的軟件設(shè)計(jì)流程做一個(gè)全面的介紹。普通來(lái)說完整的ise軟件設(shè)計(jì)流程包括：設(shè)計(jì)與輸入、功能仿真、綜合、綜合后仿真、實(shí)現(xiàn)、布局布線后仿真與驗(yàn)證以及下載調(diào)試等主要步驟，6.6所示。詳細(xì)講解如下。1.設(shè)置工作環(huán)境這一步并不是總是需要。通常用在第一次用法ise或需要對(duì)某些項(xiàng)目舉行修改時(shí)，普通有以下幾項(xiàng)需要設(shè)置：這些設(shè)置主要是在“edit”/“p

3、references”下完成的，6.7所示。圖6.6 ise下fpga設(shè)計(jì)流程圖圖6.7 “preferences”對(duì)話框在ise general中主要有下面幾個(gè)選項(xiàng)可以舉行設(shè)置。(1)常用的。這主要是設(shè)置項(xiàng)目管理器中文件的顯示方式、字體、窗口的顯示方式等，普通用默認(rèn)值就行。(2)圖形編輯器(schematic editor)。這里可設(shè)置跳格鍵(tab)的字符個(gè)數(shù)、編輯器的字體等，另外除了挺直用ise提供的hdl編輯器外，也可以采納第三編輯器，如gvim就是一款十分優(yōu)秀的代碼編輯器，有愛好的讀者可以在網(wǎng)上查閱相關(guān)資料。(3)流程設(shè)置。(4)工具設(shè)置。主要設(shè)置仿真器modelsim、hdl測(cè)試臺(tái)

4、生成工具h(yuǎn)dl bencher、狀態(tài)圖輸入工具state cad的工作名目。其實(shí)要設(shè)置的就是modelsim的工作名目，由于后兩項(xiàng)通常在安裝完后ise已經(jīng)設(shè)好了。2.新建工程這一步和其他的軟件開發(fā)一樣，ise要求在對(duì)文件舉行綜合或布線之前必需要有一個(gè)存在的工程，在新建工程時(shí)，需要設(shè)置以下幾點(diǎn)。(1)工程名，最好用英文不要有漢字，由于ise下有些工具對(duì)于含有漢字的文件名目支持的不是很好。(2)工程所在名目。ise所產(chǎn)生的輸出文件將所有放在該名目下，但對(duì)源文件的名目沒有要求。(3)器件家族。即設(shè)計(jì)中所采納的fpga是xilinx的哪一大類。(4)器件型號(hào)。詳細(xì)大類下的哪一種器件，此外還要設(shè)置封裝和

5、速度等級(jí)等，這些信息都可以從芯片上提供的信息挺直得到。(5)綜合軟件。因?yàn)閕se預(yù)置了4種可選的綜合器接口(xst為xilinx自己開發(fā)，fpga express是synopsys公司的oem版，在安裝ise時(shí)就已經(jīng)裝好了。而synplify/synplify pro則需要另外購(gòu)買并安裝)，所以必需挑選一種作為該工程的綜合器。4種綜合器所有支持和。但有一點(diǎn)必需注重：假如設(shè)計(jì)中用到原理圖，則只能挑選xst或fpga express作綜合器，由于synplify pro不支持原理圖方式。3.添加設(shè)計(jì)源文件假如已有源文件，挺直加入即可，否則可采納原理圖方式或?qū)慼dl代碼方式新建文件再加入。ise下支

6、持多種新建資源類型，包括：user document(工程解釋文件)、vhdl module(vhdl源代碼文件)、vhdl library(vhdl庫(kù))、vhdl package(vhdl包)、vhdl test bench(vhdl測(cè)試激勵(lì))、verilog module(verilog源代碼文件)、corgen generator(ip核生成工具)、schematic(原理圖)、test bench waveform(測(cè)試激勵(lì)波形)、bmm文件(塊ram映射文件)、state diagram(狀態(tài)轉(zhuǎn)移圖)、ucf(用戶約束文件)等。每種類型的資源在ise都有對(duì)應(yīng)的處理工具。4.寫測(cè)試文件

7、這一步可以利用hdl bencher工具自動(dòng)產(chǎn)生。測(cè)試臺(tái)的主要功能是給被測(cè)實(shí)體加上輸入激勵(lì)，再比較其輸出是否與期望值全都，并給出一些提醒信息。但推舉大家自己寫測(cè)試代碼，通過寫代碼的測(cè)試靈便性更強(qiáng)，而且對(duì)于比較復(fù)雜的設(shè)計(jì)，有時(shí)在仿真時(shí)還需要讀取文件數(shù)據(jù)，或?qū)⒔K于的仿真結(jié)果寫進(jìn)文件或打印，這在hdl bencher下是很難完成的。5.功能仿真利用modelsim來(lái)檢查電路仿真結(jié)果是否正確。假如編譯有錯(cuò)，則先將錯(cuò)誤更改。如此反復(fù)直到仿真正確為止。這只是用于檢查代碼有無(wú)錯(cuò)誤，modelsim最主要的作用在于通過仿真觀看波形來(lái)驗(yàn)證設(shè)計(jì)的功能是否正確，這部分工作對(duì)于一個(gè)設(shè)計(jì)來(lái)說是十分重要的，由于假如前期的

8、功能仿真做的不到位，會(huì)挺直影響到終于電路功能的實(shí)現(xiàn)，必需在確保功能仿真沒有問題的前提下，再舉行下面的步驟。6.綜合通過這一步將設(shè)計(jì)轉(zhuǎn)換成詳細(xì)的。假如設(shè)計(jì)有錯(cuò)，有可能綜合通不過。這就要求用戶必需根據(jù)可綜合代碼的風(fēng)格來(lái)設(shè)計(jì)。另外，綜合有無(wú)數(shù)屬性是可以設(shè)置的，假如對(duì)設(shè)計(jì)中的某些項(xiàng)目(如速度)有要求的話需要預(yù)先設(shè)置好。在ise的高級(jí)版本中，xst已經(jīng)支持veilog和vhdl混合語(yǔ)言代碼輸入，xst的輸出文件是ngc網(wǎng)表。7.綜合后仿真綜合實(shí)現(xiàn)后要舉行綜合后仿真，檢驗(yàn)綜合后功能是否符合設(shè)計(jì)要求，假如不符合要求要推斷是否是原理圖設(shè)計(jì)的問題，進(jìn)一步對(duì)代碼舉行優(yōu)化，直到符合設(shè)計(jì)要求為止。8.設(shè)計(jì)用戶約束文件

9、用戶約束文件主要包括時(shí)序約束文件和管腳約束文件，時(shí)序約束可以在ise自帶的constraints editor下完成，管腳約束是在pace(約束編輯器)下完成的。約束設(shè)計(jì)完畢生成ucf文件。9.實(shí)現(xiàn)所謂實(shí)現(xiàn)(implement)是將綜合輸出的規(guī)律網(wǎng)表翻譯成所選器件的底層模塊與硬件原語(yǔ)，將設(shè)計(jì)映射到器件結(jié)構(gòu)上，舉行布局布線，達(dá)到在選定器件上實(shí)現(xiàn)設(shè)計(jì)的目的。實(shí)現(xiàn)主要分為3個(gè)步驟：翻譯(translate)規(guī)律網(wǎng)表、映射(map)到器件單元與布局布線(place&route)。10.布局布線后仿真所謂布局布線仿真，是將xilinx布線所產(chǎn)生的延遲加反標(biāo)到電路后舉行仿真。假如采納modelsi

10、m仿真，在ise下提供了4個(gè)仿真級(jí)別：simulate behavioral model(行為仿真)、simulate post-translate verilog model(翻譯后仿真)、simulate post-map verilog model(映射后仿真)、simulate post-place&route verilog model(布局布線后仿真)。布局布線后生成的仿真時(shí)延文件包含的時(shí)延信息最全，不僅包含門延時(shí)，還包括實(shí)際布線延時(shí)，所以布線后仿真最精確，能較好地反映芯片的實(shí)際工作狀況。11.下載把xilinx布線后產(chǎn)生的結(jié)果轉(zhuǎn)換成配置文件后置入fpga中。下載勝利后就可

11、以測(cè)試實(shí)際電路了。假如需要脫機(jī)配置，則必需將配置文件寫入外置存儲(chǔ)器中。下載時(shí)需要將器件用jtag線與pc機(jī)銜接完成下載。其實(shí)上面的10個(gè)步驟并不是一定要循序漸進(jìn)，這取決于設(shè)計(jì)者的嫻熟程度和設(shè)計(jì)水平。例如測(cè)試臺(tái)的編寫、前仿真、后仿真并不是必需的。但為了保證設(shè)計(jì)的正確性和節(jié)省查錯(cuò)所耗的時(shí)光，推舉設(shè)計(jì)者一步一步操作，這樣能夠準(zhǔn)時(shí)發(fā)覺錯(cuò)誤準(zhǔn)時(shí)更正。ise軟件一個(gè)特點(diǎn)就是具有良好的開發(fā)界面，新建一個(gè)工程后，在“processes for source”對(duì)話框中即排列出了ise下fpga設(shè)計(jì)流程中的各個(gè)環(huán)節(jié)，6.8所示，讀者可將圖中標(biāo)注的內(nèi)容與上面介紹的fpga的設(shè)計(jì)流程中的各個(gè)步驟相對(duì)應(yīng)，可以看出，界面上列出了設(shè)計(jì)流程的各個(gè)步驟，設(shè)計(jì)時(shí)只需要根據(jù)挨次依次實(shí)現(xiàn)就可以了，操作很簡(jiǎn)便。圖6.8 設(shè)計(jì)流程在ise界面下的體現(xiàn)因?yàn)閕se提供的集成開發(fā)環(huán)境十分好用，故推舉從ise中來(lái)啟動(dòng)其他程序，固然也可以在各自的軟件環(huán)境中完成上述步驟。例如在synplif