串行口數(shù)據(jù)傳輸?shù)姆抡婕坝布崿F(xiàn).

1、北京郵電大學本科實驗論文1信息與通信工程學院電路綜合實驗報告題目：串行口數(shù)據(jù)傳輸?shù)姆抡婕坝布崿F(xiàn)姓 名: 學 號: 班內序號：班 級: 指導教師：2013年10月8日北京郵電大學本科實驗論文2串行口數(shù)據(jù)傳輸?shù)姆抡婕坝布崿F(xiàn)摘要隨著技術的進步，數(shù)字邏輯電路和數(shù)字系統(tǒng)的分析、設計方法也在快速地演變和發(fā)展。 現(xiàn)在，在一般數(shù)字系統(tǒng)設計中，普遍采用了規(guī)模越來越大的可編程邏輯器件，設計方法從傳統(tǒng)的硬件設計，變?yōu)橛嬎銠C軟硬件輔助設計的方法。電子設計自動化行業(yè)軟件AlteraQuartus成為數(shù)字邏輯電路軟件設計的首選。串行口數(shù)據(jù)傳輸是數(shù)字邏輯系統(tǒng)中常用的一種傳輸方式。大街小巷上的燈箱、廣場LED電視、LED

2、廣告牌大都采用了串行口數(shù)據(jù)傳輸技術手段。本實驗在北京郵電大學本科生通信實驗室的支持下，從軟件模擬仿真和硬件實現(xiàn)兩個方面對串行口數(shù)據(jù)傳輸系統(tǒng)進行了深入研 究。主要研究工作及創(chuàng)新成果主要包括以下幾個方面：（1） 對串行口數(shù)據(jù)傳輸系統(tǒng)進行了系統(tǒng)全面的模擬和剖析：從信號的產(chǎn)生、串并轉換、 檢測、顯示等方面重點闡述了串行口數(shù)據(jù)傳輸系統(tǒng)的工作機理。（2） 通過軟件仿真，實現(xiàn)了脫離硬件的串行口數(shù)據(jù)傳輸系統(tǒng)的設計和驗證，證明了現(xiàn) 在利用軟件完成書籍邏輯系統(tǒng)設計的全能性。關鍵詞：數(shù)字系統(tǒng) 數(shù)據(jù)傳輸 可編程邏輯器件 串行口數(shù)據(jù)傳輸 數(shù)字邏輯電路北京郵電大學本科實驗論文3SIMULATION AND HARDWAR

3、E IMPLEMENTATION OF SERIAL DATA TRANSFERABSTRACTWith the developme nt of tech no logy, the an alysis and method of desig n ofDigital LogicCircuit and digital system have being developed and evolved rapidly. Nowadays, in gen eral desig n work of digital system, Programmable Logic Devices of larger an

4、d larger scale are more and more used, and methods have evolved from traditional hardware desig n to method which comb ines hardware desig n and software emulati on. Professi onal software of EDA Altera Quartus has become a preferred software of digital system desig n.As a usual way of tran smissi o

5、n in digital system, serial data tran sfer has bee n used inour life such as LED televisi ons in squares and advertis ing boxes .Un der the support of in formati onand com muni cati ons school of Beijing Uni versity ofPosts and Telecom mun icatio ns, our research has explored deeply in serial data t

6、ran sfer system on software simulatio n and hardware desig n. We have achieveme nts as follows:(1) We did comprehe nsive research in serial data tran sfer system: from the produce of digital sig nal to digital sig nal tran sfer, sig nal match, and sig nal show out as so on , we have emphasized the t

7、heory of serial data tran sfer system.(2) We realized the design and verification of serial data transfer system without hardware, we proved that software has become an importa nt way in digital systemdesig n.KEY WORDStgital System, Data Tran sfer, Programmable Digital Logic Devices, SerialData Tran

8、 sfer, Digital Logic Circuit北京郵電大學本科實驗論文4目錄一實驗研究目的5二實驗內容52.1系統(tǒng)原理框圖52.2各個部分功能綜述 52.3實驗具體要求7三實驗設計73.1實驗原理73.2硬件設計83.3編譯仿真14四實驗的硬件實現(xiàn)及結果分析174.1硬件實現(xiàn)174.2結果分析17五 遇到的問題與解決辦法 205.1布線問題205.2鎖存器信號輸出控制20六心得體會20七參考文獻20北京郵電大學本科實驗論文7一 實驗研究目的串行口數(shù)據(jù)傳輸是數(shù)字系統(tǒng)中常用的一種數(shù)據(jù)傳輸方式。本次課程設計要求學生綜合數(shù)字邏輯電路和串行口通信有關知識， 用軟件和硬件獨立設計完成一個簡單的串

9、行口數(shù)據(jù)傳輸系 統(tǒng)。二 實驗內容2.1系統(tǒng)原理框圖串行信號并行信號系統(tǒng)由7個單獨的電路部分構成： 信號發(fā)生器，字符串并轉換器， 并行字符檢測器，串行字 符檢測器，鎖存接收器，控制電路及顯示電路，2.2各部分功能綜述：2.2.1信號發(fā)生器功能：產(chǎn)生目標串行字符串，輸入端口為時鐘信號，輸出為目標串行字符 輸入端口：主時鐘信號輸出端口：串行目標信號222 時鐘電路功能：為電路提供晶振時鐘信號，經(jīng)過分頻后提供給各個部分電路使用（軟件仿真時不用時鐘電路分頻）輸入端口：晶振時鐘信號輸出端口：主時鐘信號2.2.3字符串并轉換器功能：接收信號發(fā)生器輸出的串行字符，并將其轉換為并行字符串輸出輸入端口：時鐘信號、

10、信號發(fā)生器的輸出輸出端口：并行字符2.2.4并行字符檢測器功能：檢測并行目標字符串（1111000）, 旦檢測到目標并行字符串，則輸出高電平 脈沖信號，作用于控制電路輸入端口：時鐘信號、字符串并轉換器的輸出輸出端口：檢測結果（檢測到目標字符串（1111000）則輸出一個時鐘周期的高電平脈沖,否則保持低電平輸出）2.2.5串行字符檢測器功能：檢測串行目標字符串（1111000），一旦檢測到目標串行字符串，則輸出高電平脈沖信號，作用于控制電路輸入端口：時鐘信號、字符串并轉換器的輸出輸出端口：檢測結果（檢測到目標字符串（1111000）則輸出一個時鐘周期的高電平脈沖,否則保持低電平輸出）2.2.6控

11、制電路功能：控制鎖存器接收字符串并轉換器的并行字符輸出的時機，若接收到檢測電路輸出的高電平脈沖，則開始輸出與時鐘信號同頻率的時鐘控制信號作用于鎖存器，否則輸出低電平輸入端口：串、并字符檢測電路的輸出輸出端口：控制信號2.2.7鎖存接收器功能：鎖存接收字符串并轉換器的并行輸出字符，并且傳送給顯示電路 輸入端口：字符轉換器的字符輸出、控制電路的控制信號輸出端口：并行字符2.2.8顯示電路功能：接收鎖存器的輸出字符并顯示輸入端口：鎖存器的輸出輸入端口：顯示屏幕北京郵電大學本科實驗論文8北京郵電大學本科實驗論文112.3實驗具體要求(1 )發(fā)送端信息碼：111100010011010(2) 檢測同步碼

12、：1111000，在電路板加電后，首先顯示同步碼。(3) 用數(shù)碼管逐個顯示信息碼。(4 )分頻器將晶振的輸出時鐘降小到小于2Hz(5)字符檢測分開進行，先檢測串行字符并顯示，再檢測并行字符并顯示。三實驗設計3.1實驗原理3.1.1信號發(fā)生器序列為根據(jù)目標字符串的特點，可觸發(fā)器構成移位計數(shù)器或者計數(shù)器來作為信號發(fā)生器。15位，因此至少選用 4個D觸發(fā)器來構成移位寄存器，將序列按每四位分組寫出：1111-1110-1100-1000-0001-0010-0100-1001-0011-0110-1101-1010-0101-1011-0111-1111發(fā)現(xiàn)沒有重復，因此可以使用4D觸發(fā)器74ls17

13、5構成移位寄存器狀態(tài)轉移表：Q：Q3nQ；Q：D111101110011000100010001000100010011001100110011011101010101010111011101111根據(jù)狀態(tài)表畫出卡諾圖:q： Qanq2q?x0001111000*101010101110101100101化簡卡諾圖，要求能自啟動，則將任意項圈入，最后得到d=q4- q3 q4qq13.1.2串并轉換器通過移位寄存器來一位一位地接收串行字符，并將其輸出便可以完成串轉并的功能，要求并行字符為七位一組，因此需要選用八位的移位寄存器，但是所給定的移位寄存器只有4位雙向移位寄存器 74IS194，因此先

14、用兩片74IS194級聯(lián)成為8位移位寄存器，左右移位任 選其一，我們選用了左移位。3.1.3并行字符檢測使用八位數(shù)碼比較器，預設一組比較碼為同步碼1111000，將串并轉換的輸出與之比較，以“等于”輸出端作為此部分的檢測結果，若檢測到輸入為1111000，則“等于”輸出端將會輸出半個時鐘周期的高電平脈沖。但是所給定的芯片中沒有八位數(shù)碼比較器，因此用兩片四位數(shù)碼比較器74IS85構成一個八位數(shù)碼比較器。3.1.4串行檢測使用4D觸發(fā)器74LS175,連接為4位移位寄存器，序列從 1D輸入，逐個移位，當 1Q2Q 3Q 為低位，4Q為高位，即檢測的序列 1000，利用4與門連接1Q非2Q非3Q非4

15、Q。當序列 1000出現(xiàn)時輸出一個高電平。3.1.5控制電路控制電路要保證在檢測到同步碼之前，鎖存器關閉，沒有任何輸出；其次，在檢測到同步碼之后，字符檢測電路不能對后級有任何影響，而是由控制電路控制每個 7位輸出一次。對于第一個功能可以使用一塊D觸發(fā)器74LS74接受字符檢測電路的信號，再通過組合邏輯電路使接收到同步碼產(chǎn)生的高電平后此部分電路輸出恒定，對鎖存電路沒有影響； 對于第二個功能，可以由一個 7進制計數(shù)器實現(xiàn)，這里選用同步置位的計數(shù)器74LS1633.1.6鎖存電路用八位鎖存器74IS273接收并行字符，通過控制電路的輸出作為鎖存器的時鐘信號便可以 實現(xiàn)鎖存器在檢測電路檢測到同步碼之后

16、開始工作。3.1.7時鐘分頻電路晶振片輸出的時鐘信號為 1MHz數(shù)碼管無法將如此高的頻率信號顯示，人的肉眼也不可見，因此在實際電路中必須加入時鐘分頻電路將1MHZ降到2Hz以下。本電路中使用 5片計數(shù)器74IS163級聯(lián)成計數(shù)模制為165的計數(shù)器，取最高位片的進位輸出信號為分頻后的時鐘 信號，分頻后的頻率為 2Hz（在仿真電路中并沒有加入分頻電路，因為時鐘頻率對仿真結果 沒有影響）3.2硬件設計：硬件設計參照以下各部分電路原理圖連接北京郵電大學本科實驗論文#北京郵電大學本科實驗論文#3.2.1信號發(fā)生器:D=Q：二 Q31 Q4Q；Qin北京郵電大學本科實驗論文#北京郵電大學本科實驗論文#北京

17、郵電大學本科實驗論文#北京郵電大學本科實驗論文#3.2.2串并轉換電路兩片74ls194構成一個8位雙向移位寄存器，選用左移位北京郵電大學本科實驗論文12323并行字符檢測器兩片74IS85構成一片八位數(shù)碼比較器，預設片 1 （高位片）的B3B2B1B0=1111 ,片2 （低位片）的 B3B2B1B0 =0000北京郵電大學本科實驗論文#北京郵電大學本科實驗論文#3.2.4串行字符檢測器a74175gr , '-s' h盧 I1 F s' ¥« - "JID2D3D40CLRN2QI-J2QN P、3Q 4QN兀-CLKj心 RE3；ST

18、ER-北京郵電大學本科實驗論文#北京郵電大學本科實驗論文#3.2.5控制電路北京郵電大學本科實驗論文13326鎖存電路74IS273，在仿真時清零端口CLRN接高電平，但是在實際電路板上該端口接控制電路中74IS74芯片的輸出端口 1Q （原因將在后文詳述）;kongzhb<inhad ck-$uocuAqi -K-a:kii .-tLi : j. .aa. M>ll k I IBLII 111 I,IjINPUTKid iT74273D1Q1jD2Q203Q3!D4xJ. -JQ4405Q6+06Q6D707D8rQ3-?-0CLRNCLKOCTAL D FFin$t滬!冷 冥

19、1 FT二切TCl IT PI I TCl ITIOl IT<3 4北京郵電大學本科實驗論文#北京郵電大學本科實驗論文#3.2.7時鐘分頻電路北京郵電大學本科實驗論文14北京郵電大學本科實驗論文# l 1 1* i i074163吃£11i74163FFILEKA a cQAQBLDNA7:QA aa DQCDQC-Ti LEKTQDEraQDENPRCOJ LFNPF?CO-F CLRN仆TcCLRNfJ B 1 11 1 ,CLKCLKL - * COUIfTER t liHtl COUNTERCLKQAQBacQDRCOSt； COUNTERv i- -i s- r-i

20、74163328整體框圖Lor.ABcDENTENPCLRNABQACQBDQCENTENPRCOCLRNCLKCOUNTERT-i-'rTrT-i-'r'S- 741&3r-0皿JA»BQAiCQ3iDQC-ENTQDifmdorn-<!CLRN-CLKt?n COUIfTER-Mi'Macsr"北京郵電大學本科實驗論文15北京郵電大學本科實驗論文#北京郵電大學本科實驗論文16北京郵電大學本科實驗論文17將各部分封裝后的整體框圖-Y'rF-L*nr- .延一=>">1.-1.;-二"二&

21、#163;." ”MV=：二：7二：r”M: "二 -m" 3v=-=工一i一If一»""> TITlTT7TT"lm7T"峑眷一s-<-r->LLrr-.*E:'d QJS 4 豈!= CD 行3.: A.;:.:.;:.' m、 m.:-.e 二艮 I ITg.: -B3-s-a3- - 4a-aa7 - aa3aa -J - - - - ri c*t<ur>OO OO OQ3<-gBs音 au'a'lemplw=wgw2Bugn 寺七 翕ng

22、雪苛一一皂召若電J1邑=蘭宮2H0 il-sl s_-=w雪pj皂烏若2京星 gmlzguHI 在一卄 USIMW宦畧后二-BTr"rEITr-!"IFr-"lLrTTrlr-r-l£lir>tl"!-l-r"lliTTrir-rrl-LrLl-i gsKe畧匚£T-XT-I7-T-IT-IT-IT«CT-E«lT-ITmT-ri uu T-I7«TIwuxina 盍拓缶e-畐亠3北京郵電大學本科實驗論文18北京郵電大學本科實驗論文193.3編譯仿真(1)信號發(fā)生器(2)串并轉換器:血 l

23、 jtion WaveformsMaster'msBa:Prlei:OpsEijICttusT*11韭創(chuàng) he Irtavci4& 5? usStart19.55U M北京郵電大學本科實驗論文23(3)并行檢測電路:(4)串行檢測(檢測到 1000，即輸出高電平脈沖)*(5)控制電路hie 8 a:19.925 its<|»| Pointer:21.72 utIntavat21.7 usShit:J PSIQ砕卯卽呷us30評卯4Q那i U551.2M5 &l呷us18.25 m1it)jwmnnnjmnnnjummuvuwwwinnnmil11 b1

24、t 11jn1!i | ie L i00nnwwi/uwuwuiMnnjwLR“1_i. »ii iliiiiii!i!«>1141111h i 14 P I 1注：在實物電路中，oo作為控制電路的輸出1，接鎖存器的時鐘輸入，而 001作為控制電路的輸出2，接鎖存器的清零端口 CLRN使得鎖存器在控制信號來臨前的輸出保持為全0狀態(tài)。(6)總電路仿真結果Sir'ditioa 汕 7:nmg "、 "" R Mster"血旳：15.525151? Portei:Intend9W5 tatEnd:邛“仏牡汕呻叭注：泄山昭血似即

25、叫心區(qū)"rlzLTR_On_1 n ni1 n nr Ii i rmi n nr UULI _JU U _LI JU LJL U._ _ , " " ” - Lpi產(chǎn)mprmUWMH._. i_-T_- J-tn .i-.r-_.n_-i-.-.!-l n mnrT_irmAHRP_m_L血p.i wLAmm nrLnRP ruru2*w 'rrnr'r0_OT廠_mLLpiJLLCrTATTl' I I >»1 I " I i I I I > I I i - I « I 'I I '

26、; I I .:' I . lull"注：o2-o8為鎖存器的輸出結果四實驗的硬件實現(xiàn)及結果分析4.1硬件實現(xiàn)（1）硬件的連接參照以上的原理圖。（2）原理圖中鎖存器 74IS273的清零端口 CLRN接高電平，但在實物電路圖中該端口接接 控制電路中74IS74芯片的輸出端口 1Q原因將在后文詳述。（3）綜合原理圖中沒有分頻電路，但是實物電路中必須加入分頻電路，電路時鐘使用分 頻后的時鐘。4.2結果分析根據(jù)以上硬件連接方式，進行各部分測試，得到測試波形結果如下：（1）序列發(fā)生器輸出：北京郵電大學本科實驗論文#北京郵電大學本科實驗論文#RIGOL結果分析：輸出序列準確，波形穩(wěn)定，可以作為本次試驗的目標序列使用。（2）并行檢測：北京郵電大學本科實驗論文24北京郵電大學本科實驗論文#結果分析：結果表明當檢測電路檢測到輸入序列：1111000 ( CH1)時在下一時鐘上升沿即輸出一個高電平脈沖，并且保持一個時鐘周期，實現(xiàn)了對并行目標字符的檢測功能。(3)串行檢測:結果分析：同并行檢測一樣，串行檢測的結果符合預期要求。北京郵電大學本科實驗論文25(4) 控制電路:RIGOL北京郵電大學本科實驗論文#北京郵電大學本科實驗論文26結果分析：檢測電路的高電平脈沖輸入到達之前，控制電路的輸出為低電平，到達之后，控制電路的輸出為與主時鐘同