加法器電路設(shè)計全加器

1、課設(shè)報告課程名稱集成電路設(shè)計方向綜合課程設(shè)計實驗工程 加法器實驗儀器PC 機、candence軟件系別理學院姓名宓實驗日期成 績目錄一、 概述31.1課題背景 41.2課題意義 4二、設(shè)計流程5三、課設(shè)內(nèi)容 5四、實驗原理 54.1加法器根本原理 54.1.1 半加器根本原理 64.1.2全加器根本原理 74.2. 鏡像加法器 8五、 上機步驟： 105.1. 畫電路圖步驟 105.2畫幅員步驟 11六、加法器電路圖：116.1原理圖： 126.2全加器電路圖結(jié)構(gòu) 126.3自己畫的電路圖 136.4波形驗證： 136.5TRAN瞬態(tài)分析 146.6波形輸出參數(shù) 146.728管全加器網(wǎng)表 1

2、66.8仿真波形 176.9編譯仿真波形結(jié)果分析 17七、 幅員設(shè)計 187.1幅員 18幅員LAYOUT是集成電路設(shè)計者將設(shè)計并模擬優(yōu)化后的電路轉(zhuǎn)化成的一系列幾何圖形,包含 了集成電路尺寸大小、各層拓撲定義等有關(guān)器件的所有物理信息.幅員的設(shè)計有特定的規(guī)那么, 這些規(guī)那么是集成電路制造廠家根據(jù)自己的工藝特點而制定的.不同的工藝,有不同的設(shè)計規(guī) 那么.幅員在設(shè)計的過程中要進行定期的檢查,防止錯誤的積累而導致難以修改.幅員設(shè)計流程： 187.2幅員設(shè)計規(guī)那么 197.3修改前幅員 207.4修改后幅員 21八、課設(shè)心得 22一、概述集成電路是采用專門的設(shè)計技術(shù)和特殊的集成工藝技術(shù),把構(gòu)成半導體電

3、路的晶體管、二極管、電阻、電容等根本單元器件,制作在一塊半導體單晶片(例 如硅或者砰化鐐)或者陶瓷等絕緣基片上,并按電路要求完成元器件間的互連, 再封裝在一個外殼內(nèi),能完成特定的電路功能或者系統(tǒng)功能,所有的元器件及其間的連接狀態(tài)、參數(shù)標準和特性狀態(tài)、試驗、使用、維護、貿(mào)易都是不可分割的 統(tǒng)一體,這樣而得的電路即是集成電路.全加器作為根本的運算單元,在很多VLSI系統(tǒng)中都有很廣泛的應(yīng)用,是構(gòu) 建微處理器和DSP等運算電路的核心.隨著信息技術(shù)的不斷開展,VLSI的集成度不斷提升,人們對運算電路速度、功耗提出了新的要求,以降低功耗提升速度 為目標,許多解決方案不斷被提出.如果能將速度、功耗、面積這些

4、性能改良, 勢必對集成電路整體性能有所提升.本文基于國際SMIC0.18m1P6M數(shù)字工藝、1.8V電源電壓,計了一種電路結(jié)構(gòu)簡單,延時小,功耗低,芯片面積小的全加器結(jié)構(gòu)；該全加器單元共用 11只晶體管,通過在關(guān)鍵路徑上采用三管XNORH實現(xiàn)高速進位鏈,并且用反相器補充由于閾值電壓損失造成的關(guān)鍵路徑上邏輯電位的下降,滿足了高速和低功耗的要求；用Verilog代碼實現(xiàn)了全加器電路功能；使用cadence軟件,繪制了 全加器原理圖、對原理圖進行編譯仿真,并驗證了仿真結(jié)果.本文提出的全加器 結(jié)構(gòu)在速度、功耗、面積性能上均有很大的提升.The integrated circuit is the use

5、 of a special design techniques and special integration technology, the transistors constituting the semiconductor circuit, diodes, resistors, capacitors, and other basic single components, fabricated in a semiconductor single wafer (e.g. silicon or gallium arsenide) or a ceramic insulatingon the ba

6、se sheet, and press the circuit required to complete the interconnection between the components, and then encapsulated in a housing, to complete a specific circuit function or system function, and all of the components and their connection status, parameter specifications and characteristics of stat

7、e, trial,use, maintenance, are indivisible unity of the trade, derived from the circuit so that the integrated circuit.The full-adder as the basic computing unit, has a very wide range of applications in many VLSI systems is to build the core of the microprocessor and DSP arithmetic circuit. With th

8、e continuous development of IT, VLSI integration and speed of the arithmetic circuit, power consumption, new requirements, increase speed to reduce power consumption as the goal, many solutions are constantly being raised. If you can speed, power and area performance improvements, the bound has impr

9、oved the overall performance of integrated circuits.Based on the International SMIC0.18 m1P6Mdigital process, supply voltage 1.8V, namely, a circuit structure is simple, small delay, low power consumption, small chip area of the full adder structure; the unit share 11 transistors, three XNOR gate in

10、 the critical path to achieve high-speed carry chain, and to supplement the decline in the potential of logic on the critical path due to the loss of threshold voltage caused by the inverter to meet the requirements of high-speed and low power consumption. Verilog code to achieve the functionality o

11、f the full adder circuit; cadence software, draw a schematic diagram of the full adder, compiled simulation, schematic and verify the simulation results. The full adder structure proposed in this paper have greatly improved in speed, power and area performance.1.1課題背景隨著半導體集成電路制造工藝不斷進步, 特征尺寸不斷縮小,工藝特征

12、尺寸 縮小到納米級；工藝技術(shù)對結(jié)構(gòu)的影響通過幾十年的積累產(chǎn)生了質(zhì)的變化,關(guān)于納米工藝下的CMOS!成電路設(shè)計的研究也越來越重要.隨著集成電路的設(shè)計進 入到納米時代,片內(nèi)晶體管數(shù)目的增加,大大增加了芯片復雜度,晶體管特征尺 寸的縮小那么增加了物理設(shè)計的難度納米級的物理設(shè)計需要考慮申擾、片內(nèi)參數(shù) 漂移、可生產(chǎn)性、電源完整性等一系列問題,這些都大幅度增加了設(shè)計本錢及 設(shè)計周期.在0. 18微米之后晶體管工作電壓難以隨著工藝的進步而降低,雖然每個晶體管的功耗隨著特征尺寸的縮小有所減少, 但晶體管數(shù)目的增加以及主頻 的提升使得整個芯片的功耗大幅度增加,這局部功耗在芯片上產(chǎn)生熱量使得芯片 溫度上升,會導致

13、芯片效率降低或者操作錯誤,也會使得便攜式電子產(chǎn)品的電池 壽命降低.所以在納米工藝條件下對集成電路新結(jié)構(gòu)的探索和追求以及對功耗問 題的研究已經(jīng)成為芯片系統(tǒng)設(shè)計的主題,更是集成電路領(lǐng)域一直開展的趨勢.全加器需要兩個半加器組合,即全加器需要復雜性強得多的體系來完成邏輯 運算.近年來,實現(xiàn)全加器的各種邏輯類型相繼被提出來, 根本目的在于提升全 加器速度和降低功耗.由于全處理器需要更復雜性的分子體系, 所以對全加器的 性能有著越來越高的要求,總的來說,設(shè)計的魯棒性、硅片面積、可靠性、驅(qū)動 水平、輸出閾值損失、延遲和功耗這些都可以作為衡量加法器性能的指標.是設(shè)計全加器時需要著重考慮的因素.1.2課題意義全

14、加器作為根本的運算單元,在很多 VLSI系統(tǒng)中都有很廣泛的應(yīng)用,是構(gòu) 建CPUffl DSP運算電路的核心,其速度和功耗以及面積等的性能將直接影響到 整個集成電路的表現(xiàn)；如果能將這些性能改良,勢必對集成電路整體性能有所提升；而隨著信息技術(shù)的不斷開展,人們對低功耗,高性能和高集成度的不斷追求, 電源電壓不斷降低,特征尺寸不斷減小,已經(jīng)到達納米級水平,由此在集成電路 設(shè)計中越來越多新的物理效應(yīng)需要加以考慮,比方低電源電壓下的信號驅(qū)動能 力、互連延遲,納米集成電路的漏電,功耗密度和物理實現(xiàn)等等；這些對低功耗 高速度的追求對在納米工藝下設(shè)計全加器的提出了許多挑戰(zhàn).本文提出的11晶體管1位全加器,較當今

15、各種文獻介紹的全加器結(jié)構(gòu)在速度和功耗以及尺寸上都 有很大提升.二、設(shè)計流程基于SMIC 0.18 m 1P6M納米CMOS：藝,設(shè)計了一種電路結(jié)構(gòu)簡單,延時 小,功耗低,芯片面積小的全加器結(jié)構(gòu),該全加器單元共只用了 28個只晶體管. 用Candence的Virtuso軟件完成了電路原理圖的繪制、編譯、仿真等工作,并 進行結(jié)果分析.并完成幅員的設(shè)計,和布局布線.三、課設(shè)內(nèi)容1. 查找文獻,設(shè)計一個加法器電路；2. 給予Candence的Virtuso 平臺畫出電路圖；3. 采用Spectre對加法器進行仿真,主要仿真內(nèi)容：加法器功能、負載電 容、功耗；4. 基于Virtuso平臺畫出加法器電路的

16、幅員,包括 MO醐體管的幅員；5. 提交課設(shè)報告；6. 完成辯論.四、實驗原理4.1加法器根本原理加法器有全加器和半加器之分.全加器和半加器的區(qū)別在于,全加器有三個 輸入,半加器有兩個輸入,既全加器比半加器多了一個來自低位的進位輸入, 但 全加器可由兩個半加器構(gòu)成.4.1.2全加器根本原理1半加器原理一個半加器有兩個輸入x和y以及兩個輸出和s與進位輸出c o半加器 表達式：s=x y2-1c=x.y ;2-2其中x和y是輸入,s為和,c為進位輸出.2半加器真值表3半加器門級邏輯圖2.1半加器邏輯圖圖2.2半加器符號xySc0000011010101101表2.1半加器真值表1)全加器原理全加器

17、是一個能對兩個一位二進制數(shù)及來自低位的“進位進行相加,產(chǎn)生本位“和及向高位“進位的邏輯電路,該電路有3個輸入變量,分別是兩個加數(shù)a和b和一個低位C ,兩個輸出變量,分別是本位Sum高進位CARRY 一位全加器的邏輯表達式：Sum=A) B 金 C(2-3)CARRY=AB+ CA+ B)(2-4)其中A , B為加數(shù)和被加數(shù),C為進位輸入；SUM為和,CARRYI進位輸出；St圖2.3全加器門及邏輯圖設(shè)計圖圖2.4基丁半加器的全加器3) 一位全加器的真值表CABG = A BA+BSUMCAKRY,0000000o0010k1o01QQ11100I11001000000101010I11001

18、1aI1111101表2.2全加器真值表C是進位輸入,A和B是加法器的輸入,sum是和輸出,carry是進位輸出、 當加法器內(nèi)部產(chǎn)生進位輸出 CARR慚,進位產(chǎn)生函數(shù)C (即A,B)為1.當進位傳 輸函數(shù)P (即：A+B為1時,進位輸入信號C傳送到進位輸出CARR湍,即此 時假設(shè) C=1.貝U CARRY=1通過優(yōu)化進位門,可以減小逐位進位.例如,對組合邏輯加法器可做如下優(yōu)化：(1) 把進位輸入信號C限制的MOS放置在靠近輸出端的地方,使其他各輸 入信號能夠先對門電路進行限制,以減少受 C限制的MO爭的襯偏調(diào)制效應(yīng).(2) 在求“和門中,柵極與carry 相連的所有MOS采用最小的尺寸, 以使

19、carry 信號的電容負載最小.這個信號的連線也盡可能地短,并且少用擴 散區(qū)作為連線.4.2.鏡像加法器異或門(XOR)a bi? $ A導通的建件00Q110I1011 04nFETvpfETpFETnFET用鏡像電路實現(xiàn):(11電路鏡像XOR電路優(yōu)點之一,對稱的幅員鏡像XOR電路優(yōu)點之二：速度較快應(yīng)用Elmore公式：上升時間常數(shù)Tr - 27?+ R C,五、上機步驟:5.1.畫電路圖步驟1. 翻開PCM；2. 翻開虛擬機進入Linux環(huán)境；3. 在桌面按右鍵選擇新建終端；4. 輸入icfb進入操作環(huán)境；5. 建立自己的庫文件；6. 畫原理圖,保存并檢查錯誤；7. 更改各個器件的參數(shù)；8

20、. 設(shè)置仿真環(huán)境；9. 選擇要觀察的線路；10. 查看波形是否符合要求,不符合要求就去原理圖改輸入信號,然后再從 新按步驟進行操作,直到符合要求.11. 調(diào)器件畫幅員12. 檢查布局布線規(guī)那么6.1 原理圖:在做完電路圖的根底上畫幅員:1. 添加畫幅員的文件2. 輸入icfb&進入操作環(huán)境3. Tools-Technology File ManagerAttach選擇自己的庫和所加庫對應(yīng)即可4.在自己的庫文件下建立一個單元文件,畫幅員,保存并檢查錯誤六、加法器電路圖:6.2全加器電路圖結(jié)構(gòu)6.3自己畫的電路圖6.4波形驗證:采用0.18um工藝模型本設(shè)計是基于180納米工藝實現(xiàn)的.6.5 tr

21、an 瞬態(tài)分析瞬態(tài)仿真分析是在給定的輸入鼓勵下,在設(shè)定的時間范圍內(nèi)計算電路的時域 瞬態(tài)響應(yīng)性能.要驗證設(shè)計電路的穩(wěn)定性,速度,精確度等問題必須經(jīng)過各種情況下的瞬態(tài)分析 才能做出正確的判斷.1O Choasing Analyses - VinuosoK- Analog Design Envrrofirx OK cancel Demits ApplyHelpAnalysis trandex ac* noisexfsensdcmaWIisti)pzspenvl|)pg、pwc、 pnoisepxfv pspqirs零qr就/ qpnoise . qpKfqp邛Transient AnalysisSt

22、op TimeAccuracy Defaults (errpreset) conservative moderate liheradEnabled Optionsn.圖：5.3 瞬態(tài)分析6.6波形輸出參數(shù)仿真波形共有五個參數(shù),輸入 A、B、C,輸出SUM CARRYVinuosoL Analog Design Environment (3圖5.4波形輸出參數(shù)6.7 28管全加器網(wǎng)表whcMTiiUMf/simuhtinn/ycJ/p-KlTe心henulic/rifrtli騏npuLsc- 3 5F4e斌3%H Gemisftwd for. spactre/ Ger-stsd or 15 IS

23、 ITslB 2021H D Qigm ldibT%ry iww ycj7/ Design crLL name ycj/ aiqri w.aw nai傅 saticsuul Btd laBt*3pee t frglobal 0inelu如 H/$dA/c?dTKe/ic5141 /toolv/dfIT/?Mpltt/ir12t/didlLib/quantit inclu de /hxmB /uaer/Dvskt.op/-mi clEbwi 1P6 HI 2 DD5JD202 L83L /Kdlfl/apBic tn / Lllfitp rtalcN C 11 r.an ya jH Wi pw

24、r.Bjifl fGihemti cco im Q)吐呻比t-ipVJ4(DOjvjauicstypr-palse：valO-L8wsU-Dperiod-BQ0nTzdth-OOnV15(A0)viauiaetvyr =pu.LsevalDl有jlIIh.:frinii：60Zvidth：400nV3(S0)viflUTt*typzpuL*v)1D1?vsll-tiptrieOOntn Sth- ?00fiV14 (VQD 0 vttuttt del i typtdcFKL4 (not95 h D： VDD) pl8 t-(320h) 1-lBOn 33-198 4f,好頊=f pa-1 6E

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28、AOtn a9199 4f 臼皿的 4f pd-1 66u n-(l)*l)6.8仿真波形,帆 L4H ll宅 LMHIll-Kftry* Mi：fl .iltj x 15X03Lduuid1.1nn6.9編譯仿真波形結(jié)果分析1) 仿真結(jié)果驗證如下圖：波形有輸入 A、Ek C;輸出CARR和Sum經(jīng)計算驗證滿足全加器輸入輸出公式：Sum=A) B 金 C(2-3)CARRY=AB+ CA+ B)(2-4)所以編譯和仿真的結(jié)果正確.2) 噪聲影響圖中的全加器的輸出波形存在毛刺,是由于有噪聲的原因,屆丁正?，F(xiàn)象不 影響輸出波形結(jié)果.七、幅員設(shè)計7.1幅員幅員(Layout)是集成電路設(shè)計者將設(shè)計并

29、模擬優(yōu)化后的電路轉(zhuǎn)化成的一 系列幾何圖形,包含了集成電路尺寸大小、各層拓撲定義等有關(guān)器件的所有物理 信息.幅員的設(shè)計有特定的規(guī)那么,這些規(guī)那么是集成電路制造廠家根據(jù)自己的工藝 特點而制定的.不同的工藝,有不同的設(shè)計規(guī)那么.幅員在設(shè)計的過程中要進行定期的檢查,防止錯誤的積累而導致難以修改.幅員設(shè)計流程：1) 系統(tǒng)標準化說明(System Specification )包括系統(tǒng)功能、性能、物理尺寸、設(shè)計模式、制造工藝、設(shè)計周期、設(shè)計費用等等.2) 功能設(shè)計(Function Design )將系統(tǒng)功能的實現(xiàn)方案設(shè)計出來.通常是給出系統(tǒng)的時序圖及各子模塊之間 的數(shù)據(jù)流圖.3) 邏輯設(shè)計(Logic

30、Design )這一步是將系統(tǒng)功能結(jié)構(gòu)化.通常以文本、原理圖、邏輯圖表示設(shè)計結(jié)果, 有時也采用布爾表達式來表示設(shè)計結(jié)果.4) 電路設(shè)計(Circuit Design )電路設(shè)計是將邏輯設(shè)計表達式轉(zhuǎn)換成電路實現(xiàn)5物理設(shè)計Physical Design or Layout Design 物理設(shè)計或稱幅員設(shè)計是 VLSI設(shè)計中最費時的一步.它要將電路設(shè)計中的每一個元器件包括晶體管、電阻、電容、電感等以及它們之間的連線轉(zhuǎn)換成集成 電路制造所需要的幅員信息.6設(shè)計驗證Design Verification 在幅員設(shè)計完成以后,非常重要的一步工作是幅員驗證. 主要包括：設(shè)計規(guī) 那么檢查DRC、幅員的電路提取NB、電學規(guī)檢查ERC和寄生參數(shù)提取PB7.2幅員設(shè)計規(guī)那么用特定工藝制造電路的物理掩膜幅員都必須遵循一系列幾何圖形排列的規(guī)那