基于D觸發(fā)器的機(jī)械去抖動(dòng)電路設(shè)計(jì)

1、 天水師范學(xué)院天水師范學(xué)院TIANSHUI NORMAL UNIVERSITY數(shù)字電子技術(shù)與邏輯設(shè)計(jì)數(shù)字電子技術(shù)與邏輯設(shè)計(jì)設(shè)計(jì)報(bào)告設(shè)計(jì)報(bào)告 題 目：基于基于 D 觸發(fā)器的機(jī)械去抖動(dòng)電路設(shè)計(jì)觸發(fā)器的機(jī)械去抖動(dòng)電路設(shè)計(jì)學(xué) 院： 電子信息與電氣工程學(xué)院電子信息與電氣工程學(xué)院 專 業(yè)： 電子信息工程電子信息工程 班 級(jí)： 1 4 級(jí)電級(jí)電 信信 一一 班班 姓 名： 王亮亮王亮亮 汪小娟汪小娟 學(xué) 號(hào): 20141060152 20141060151 2015 年年 12 月月 30 日日2目錄目錄1. 設(shè)計(jì)背景設(shè)計(jì)背景22. 設(shè)計(jì)要求設(shè)計(jì)要求23 電路組成框圖電路組成框圖.34.設(shè)計(jì)內(nèi)容設(shè)計(jì)內(nèi)容.4

2、.4.1二選一門電路.4.4.2數(shù)字去抖動(dòng)電路設(shè)計(jì).54.3 初值可預(yù)置型計(jì)數(shù)器設(shè)計(jì).74.4 500HZ 和 1KHZ 的分頻104.58421BCD 譯碼的 verilog 語(yǔ)言.134.6 蜂鳴器.14.4.7動(dòng)態(tài)掃描計(jì)數(shù)器與位選，選擇器.14.4.8十六進(jìn)制 7 段顯示譯碼器程序.155.整體設(shè)計(jì)電路圖整體設(shè)計(jì)電路圖.166.6.引腳分配情況引腳分配情況17177.7.調(diào)試調(diào)試17178.8.實(shí)驗(yàn)心得體會(huì)實(shí)驗(yàn)心得體會(huì)18189.9.參考文獻(xiàn)參考文獻(xiàn)18183基于基于 D 觸發(fā)器的機(jī)械去抖動(dòng)電路設(shè)計(jì)觸發(fā)器的機(jī)械去抖動(dòng)電路設(shè)計(jì)1.設(shè)計(jì)背景設(shè)計(jì)背景作為機(jī)械開關(guān)的鍵盤，在按鍵操作時(shí)，由于機(jī)械觸

3、點(diǎn)的彈性及電壓突跳等原因，在觸點(diǎn)閉合或開啟的瞬間會(huì)出現(xiàn)電壓抖動(dòng)。為保證按鍵觸發(fā)的準(zhǔn)確性，在按鍵電壓信號(hào)抖動(dòng)的情況下不能進(jìn)行狀態(tài)輸入。為此必須進(jìn)行抖動(dòng)處理。消抖部分的信號(hào)一般有硬件和軟件兩種方法。硬件就是加抖動(dòng)電路，這樣可以從根本上解決按鍵抖動(dòng)問(wèn)題。還可以用可編程邏輯器件設(shè)計(jì)相應(yīng)的邏輯和時(shí)序電路，這里介紹一種使用 D 觸發(fā)器構(gòu)成的電路，能去除含電子抖動(dòng)的任意形式及幾乎任意頻率的信號(hào)，且能從電路上控制輸出信號(hào)的脈寬。這是一種更實(shí)用、功能更完善的電路。這種電路基本上就是濾波器，它可以將信號(hào)中的毛刺、隨機(jī)噪聲信號(hào)或電子抖動(dòng)信號(hào)都“濾除” ，只讓真正的數(shù)據(jù)信號(hào)通過(guò)此電路?？傊褪菍⑤斎腚娖降碾s波分量濾除

4、，能準(zhǔn)確的判斷電平變換。因此消除始終抖動(dòng)是必要的2設(shè)計(jì)要求設(shè)計(jì)要求 （1 1） 在 Quartus | 下完成設(shè)計(jì)，根據(jù)課本第 6 章圖 640,設(shè)計(jì)一個(gè)機(jī)械鍵去抖動(dòng)電路（圖中工作時(shí)鐘 CLK 為幾百 HZ） 。參照第 8 章圖 828 所示的同步可預(yù)置型計(jì)數(shù)器設(shè)計(jì)一個(gè) 14 進(jìn)制計(jì)數(shù)器。計(jì)數(shù)器時(shí)鐘端 CLK 接去抖動(dòng)電路的KEYOUT。（2 2）當(dāng)每一次按鍵，如果計(jì)數(shù)器只加 1，表明去抖動(dòng)電路良好；如果計(jì)數(shù)值增加大于 1，表明鍵的抖動(dòng)尚未消除。（3）最終要能直觀地比較出加抖動(dòng)電路和沒(méi)加去抖動(dòng)電路的不同效果。43電路組成框圖電路組成框圖 該電路只要有二選一門電路、初值可預(yù)置型 14 進(jìn)制計(jì)數(shù)器

5、、顯示譯碼器、數(shù)碼管、500HZ 的分頻如下圖所示。4.設(shè)計(jì)內(nèi)容設(shè)計(jì)內(nèi)容單個(gè)模塊的設(shè)計(jì)4.1 二選一門電路 二選一門電路數(shù)字消抖動(dòng)電路1KHZ、500KHZ的分頻初值可預(yù)置型 14 進(jìn)制計(jì)數(shù)器顯示譯碼器數(shù)碼管5該數(shù)據(jù)選擇器有兩個(gè)輸出信號(hào)（A 和 B）和一個(gè)控制輸入（S）一個(gè)輸出（OUT） 。當(dāng) S 為 1 的時(shí)候 OUT 選擇 A，當(dāng) S 為 0 的時(shí)候 OUT 選擇 B 簡(jiǎn)單的表達(dá)具體化：輸入輸出AB二選一門電路.數(shù)字去抖動(dòng)電路設(shè)計(jì)輸入輸出SOUT1A0B6如圖所示的電路由個(gè)觸發(fā)器和個(gè)輸入與門構(gòu)成。電路有一個(gè)工作時(shí)鐘 CLK。4 個(gè) D 觸發(fā)器鏈接成同步時(shí)序方式，即將它們的時(shí)鐘輸入端都連在一

6、起。工作時(shí)與時(shí)鐘同步工作，輸入信號(hào)以移位串行方式向前傳遞。其信號(hào)輸入口是KEYOUT。 分析此電路可以發(fā)現(xiàn)，其“濾波”功能的關(guān)鍵是這樣的，當(dāng)信號(hào)被串入電路后，能在 KEYOUT 輸出脈沖信號(hào)的條件是，必須在 4 個(gè) D 觸發(fā)器的輸出端 Q 都同時(shí)為 1，次與門才輸出高電平。由于干擾抖動(dòng)信號(hào)是一群寬度狹窄的隨機(jī)信號(hào)，在串入時(shí)，很難十分整齊地同時(shí)使與門輸出為 1，而只有正常信號(hào)才足夠的寬度通過(guò)此電路，從而起到了“濾除”的功能。如果增加 D 觸發(fā)器的數(shù)量，可以一定程度上提高濾波性能。仿真結(jié)果如圖所示74.3 初值可預(yù)置型計(jì)數(shù)器設(shè)計(jì)與其他類型計(jì)數(shù)器相比，計(jì)數(shù)初值可預(yù)置型計(jì)數(shù)器的適用面更寬。如圖所示譯碼

7、器模塊 CNT4BIT 余右面的 4 位鎖存器構(gòu)成了一個(gè) 4 為二進(jìn)制計(jì)數(shù)器圖中比較器 COMP2 本質(zhì)上就是一個(gè) 4 輸入與門，功能是當(dāng)計(jì)數(shù)值為 1110 時(shí)，輸出一個(gè)高電平進(jìn)位信號(hào)，它控制多路選擇器 MUX4 的數(shù)據(jù)通道的選擇信號(hào)端 S，當(dāng)比較器 COMPF 的輸出端 R 為 0 即為低電平時(shí) 4 路選擇器 MUX4 會(huì)選通 A0 此后隨著時(shí)鐘連續(xù)出現(xiàn)，進(jìn)行正常的累計(jì)加數(shù)。一旦計(jì)數(shù)器計(jì)到 1110 時(shí)，則輸出端 R為 1 即為高電平。選擇器會(huì)選通 A1，如果預(yù)置數(shù)不改變，則計(jì)數(shù)器將從初始值開始累計(jì)加數(shù)。仿真結(jié)果如圖所示8圖中元件 CNT4BIT 是由 verilog 源代碼編寫以下為其程序

8、：圖中元件 MUX4 是由 verilog 源代碼編寫以下為其程序：9圖中元件 DFF4 是 4 位寄存器，寄存器在數(shù)字電路中，是用來(lái)存放二進(jìn)制數(shù)據(jù)或代碼的電路。寄存器是有具有存儲(chǔ)功能的觸發(fā)器組合起來(lái)的。一個(gè)觸發(fā)器可以存儲(chǔ)移位二進(jìn)制代碼，存放 N 位二進(jìn)制代碼的寄存器，需要用 N 個(gè)觸發(fā)器來(lái)構(gòu)成。從邏輯結(jié)構(gòu)上看，移位寄存器有以下兩個(gè)顯著特征：（一）移位寄存器是由相同的寄存單元所組成的。一般來(lái)說(shuō)是，寄存單元的個(gè)數(shù)就是移位寄存器的位數(shù)，每個(gè)寄存單元的輸出與其相鄰的下一個(gè)寄存單元的輸入之間的連接方式也不同。（二）所有寄存單元共用一個(gè)時(shí)鐘，在公共時(shí)鐘的作用下，各個(gè)寄存單元的工作時(shí)同步的。在沒(méi)輸入一個(gè)時(shí)

9、鐘脈沖，寄存器的數(shù)據(jù)就像上或向下移動(dòng)一位。10圖中元件 COMPF 是由 verilog 源代碼編寫以下為其程序：4.4 500HZ 和 1KHZ 的分頻 50MHZTO4MHZ 分頻的 verilog 源代碼以下為其程序11對(duì) Half_Int_Divd 的封裝如圖所示4MHZO500HZ 和 4MHZTo1KHZ 的分頻的封裝12在封裝一次可得134.6 8421BCD 譯碼的 verilog 語(yǔ)言 封裝可得如圖所示144.6 蜂鳴器 工作原理 CO 與 1KHZ 為進(jìn)位輸入，其中 1KHZ 相當(dāng)于一個(gè)高電平即為 1，由 CO控制蜂鳴器，使低電平時(shí)蜂鳴器報(bào)警。1KHZCOBEEP10111

10、04.7 動(dòng)態(tài)掃描計(jì)數(shù)器與位選，選擇器154.8 如下位十六進(jìn)制 7 段顯示譯碼器程序165. 整體設(shè)計(jì)電路圖整體設(shè)計(jì)電路圖17原理原理；該電路是由二選一門電路、初值可預(yù)置型 14 進(jìn)制計(jì)數(shù)器、顯示譯碼器、數(shù)碼管、500HZ 的分頻組成的。撥碼開關(guān)控制抖動(dòng)電路，當(dāng)撥碼開關(guān)為1 時(shí)，二選一門電路會(huì)選通加抖動(dòng)的電路當(dāng)每按一次鍵可預(yù)置型計(jì)數(shù)器計(jì)數(shù)值只增加 1，門電路會(huì)選通沒(méi)加抖動(dòng)的電路當(dāng)每按一次鍵可預(yù)置型計(jì)數(shù)器計(jì)數(shù)值增加大于 1?？深A(yù)置計(jì)數(shù)器人為規(guī)定初值，比如說(shuō) 4，當(dāng)每一次進(jìn)位后它從 4 開始依次增加。當(dāng)增加到 13 時(shí)，給輸入一個(gè)按鍵就會(huì)進(jìn)位，此時(shí)數(shù)碼管上會(huì)顯示初值 4.蜂鳴器也會(huì)此時(shí)報(bào)警。從計(jì)

11、數(shù)器出來(lái)的計(jì)數(shù)值會(huì)通過(guò)總線輸出段碼顯示在數(shù)碼管上。.測(cè)試中出現(xiàn)的問(wèn)題測(cè)試中出現(xiàn)的問(wèn)題剛開始時(shí)選通兩位數(shù)碼管顯示時(shí)，數(shù)碼管出現(xiàn)同樣的兩個(gè)數(shù)。解決方法是用 verilog 編寫了一個(gè)程序，圖 4.6 所示，把它放在顯示譯碼器模塊之前就解決了兩位一樣的情況。6引腳分配情況引腳分配情況187. 調(diào)試調(diào)試在設(shè)計(jì)中毫無(wú)疑問(wèn)，會(huì)遇到許多問(wèn)題，這就需要不斷的調(diào)試，通過(guò)實(shí)踐反復(fù)的測(cè)試，結(jié)合理論，不斷改善，才能得到預(yù)期的結(jié)果。19 8.8. 實(shí)驗(yàn)心得體會(huì)實(shí)驗(yàn)心得體會(huì)在做數(shù)電設(shè)計(jì)的實(shí)驗(yàn)前,我以為不會(huì)難做,就像以前做實(shí)驗(yàn)一樣,做完實(shí)驗(yàn),然后兩下子就將實(shí)驗(yàn)報(bào)告做完.直到做完測(cè)試實(shí)驗(yàn)時(shí),我才知道其實(shí)并不容易做,但學(xué)到的知識(shí)與難度成正比,使我受益匪淺.在做實(shí)驗(yàn)前,一定要將課本上的知識(shí)吃透,因?yàn)檫@是做實(shí)驗(yàn)的基礎(chǔ),否則,在老師講解時(shí)就會(huì)聽不懂,這將使你在做實(shí)驗(yàn)時(shí)的難度加大,浪費(fèi)做實(shí)驗(yàn)的寶貴時(shí)間.比如做計(jì)數(shù)器,你要清楚它的 verilog 語(yǔ)言,如果你不清楚,在做實(shí)驗(yàn)時(shí)才去摸索,這將使你極大地浪費(fèi)時(shí)間,使你事倍功半.做實(shí)驗(yàn)時(shí),一定要親力親為,務(wù)必要將每個(gè)步驟,每個(gè)細(xì)節(jié)弄清楚,弄明白,實(shí)驗(yàn)后,還要復(fù)習(xí),思考,這樣,你的印象才深刻,記得才牢固,否則,過(guò)后