北郵數(shù)電上實(shí)驗(yàn)報(bào)告

1、 北京郵電大學(xué)電子工程學(xué)院 北京郵電大學(xué)數(shù)字電路與邏輯設(shè)計(jì)實(shí)驗(yàn) 學(xué)院： 班級(jí)： 姓名： 學(xué)號(hào)： 班內(nèi)序號(hào)：19 實(shí)驗(yàn)一 Quartus II原理圖輸入法設(shè)計(jì)1、 實(shí)驗(yàn)?zāi)康模?1)熟悉Quartus II原理圖輸入法進(jìn)行電路設(shè)計(jì)和仿真。(2)掌握Quartus II 圖形模塊單元的生成與調(diào)(3)熟悉實(shí)驗(yàn)板的使用二、實(shí)驗(yàn)所用器材：(1)計(jì)算機(jī)(2)直流穩(wěn)壓電源(3)數(shù)字系統(tǒng)與邏輯設(shè)計(jì)實(shí)驗(yàn)開發(fā)板三、實(shí)驗(yàn)任務(wù)要求(1)用邏輯門設(shè)計(jì)實(shí)現(xiàn)一個(gè)半加器，仿真驗(yàn)證其功能，并生成新的半加器圖形模塊單元。(2)用(1)中生成的半加器模塊和邏輯門設(shè)計(jì)實(shí)現(xiàn)一個(gè)全加器，仿真驗(yàn)證其功能，并下載到實(shí)驗(yàn)板測試，要求用撥碼開關(guān)設(shè)

2、定輸入信號(hào)，發(fā)光二極管顯示輸出信號(hào)。(3)用VHDL語言實(shí)現(xiàn)全加器。四、實(shí)驗(yàn)原理圖和實(shí)驗(yàn)波形圖1、 全加器實(shí)驗(yàn)原理圖。2、全加器實(shí)驗(yàn)波形圖。五、仿真波形分析 由仿真波形可以看出，當(dāng)a,b,ci有兩個(gè)或者兩個(gè)以上為1時(shí)，產(chǎn)生進(jìn)位，即co輸出為1，而輸出s則是當(dāng)a,b,ci輸入偶數(shù)個(gè)1時(shí)為0，奇數(shù)個(gè)1時(shí)為1，滿足實(shí)驗(yàn)原理，仿真波形正確。 實(shí)驗(yàn)三 VHDL組合邏輯電路設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康模?1)熟悉Quartus II原理圖輸入法進(jìn)行電路設(shè)計(jì)和仿真。(2)掌握Quartus II 圖形模塊單元的生成與調(diào)(3)熟悉實(shí)驗(yàn)板的使用二、實(shí)驗(yàn)所用器材：(1)計(jì)算機(jī)(2)直流穩(wěn)壓電源(3)數(shù)字系統(tǒng)與邏輯設(shè)計(jì)實(shí)驗(yàn)開發(fā)

3、板三、實(shí)驗(yàn)任務(wù)要求(1)用VHDL語言設(shè)計(jì)將8421計(jì)數(shù)器，分頻器和數(shù)碼管譯碼器連接使用，實(shí)現(xiàn)在指定數(shù)碼管滾動(dòng)顯示0-9，其余數(shù)碼管不亮，并帶有清零功能，并下載到實(shí)驗(yàn)板顯示計(jì)數(shù)結(jié)果。四、實(shí)驗(yàn)VHDL代碼和仿真波形圖(1)VHDL代碼library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity xianshi isport(clk,clr:in std_logic;b:out std_logic_vector(6 downto 0);cat:out std_logic_vector(5 downto

4、 0);end xianshi;architecture a of xianshi issignal ctmp:std_logic_vector(3 downto 0);signal tmp:integer range 0 to 1249999;signal clktmp:std_logic;signal e:std_logic_vector(6 downto 0);beginp1:process(clk,clr)beginif clr='0' thentmp<=0;elsif clk'event and clk='1' thenif tmp=12

5、49999 thentmp<=0;clktmp<=not clktmp;elsetmp<=tmp+1;end if;end if;end process p1;p2:process(clktmp)beginif clr='0' then ctmp<="0000"elsif(clktmp'event and clktmp='1')thenif ctmp="1001"thenctmp<="0000"elsectmp<=ctmp+1;end if;end if;en

6、d process p2;p3:process(ctmp,clr)beginif(clr='0')then cat<="111111"elsecase ctmp iswhen"0000"=>e<="1111110"-0when"0001"=>e<="0110000"-1when"0010"=>e<="1101101"-2when"0011"=>e<="111

7、1001"-3when"0100"=>e<="0110011"-4when"0101"=>e<="1011011"-5when"0110"=>e<="1011111"-6when"0111"=>e<="1110000"-7when"1000"=>e<="1111111"-8when"1001"=>e&l

8、t;="1111011"-9when others=>e<="0000000"end case;cat<="110111"end if;b<=e;end process p3;(2) 仿真波形圖 5、 仿真波形分析 由仿真波形圖可以看出，輸出cat始終未110111，只有第三個(gè)數(shù)碼管亮，輸出b在循環(huán)變化，b控制數(shù)碼管顯示不同的數(shù)字，所以這是一個(gè)09滾動(dòng)顯示數(shù)碼管的波形圖。6、 模塊端口說明及連接圖 實(shí)驗(yàn)四 VHDL組合邏輯電路設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康模?1)熟悉Quartus II原理圖輸入法進(jìn)行電路設(shè)計(jì)和仿真。(2)

9、掌握Quartus II 圖形模塊單元的生成與調(diào)(3)熟悉實(shí)驗(yàn)板的使用二、實(shí)驗(yàn)所用器材：(1)計(jì)算機(jī)(2)直流穩(wěn)壓電源(3)數(shù)字系統(tǒng)與邏輯設(shè)計(jì)實(shí)驗(yàn)開發(fā)板三、實(shí)驗(yàn)任務(wù)要求（1）用 VHDL 語言設(shè)計(jì)并實(shí)現(xiàn)一個(gè) 8×8 點(diǎn)陣行掃描控制器，要求從上至下逐行循環(huán) 點(diǎn)亮點(diǎn)陣（紅色或綠色均可），每行點(diǎn)亮?xí)r間為 0.5 秒。 （2）用 VHDL 語言設(shè)計(jì)并實(shí)現(xiàn)一個(gè) 8×8 點(diǎn)陣行掃描控制器，要求從上至下逐行點(diǎn)亮 點(diǎn)陣，第一行為紅色，第二行為綠色，依次類推，直至點(diǎn)亮所有行，然后全部熄滅，再重新從第一行開始。 四、實(shí)驗(yàn)VHDL代碼和仿真波形圖（1）單色逐行點(diǎn)亮VHDL代碼library ie

10、ee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity dianzhen isport(clk,clr:in std_logic;col,row:out std_logic_vector(7 downto 0);end dianzhen;architecture a of dianzhen issignal a: integer range 0 to 2499999;signal clktmp:std_logic;signal ctmp:std_logic_vector(2 downto 0);beginp1:

11、process(clk,clr)beginif clr='0' thenclktmp<='0'elsif clk'event and clk='1' thenif a=2499999 thena<=0;clktmp<=not clktmp;elsea<=a+1;end if;end if;end process p1;p2:process(clktmp)beginif clr='0' then ctmp<="000"elsif(clktmp'event and cl

12、ktmp='1')thenif ctmp="111"thenctmp<="000"elsectmp<=ctmp+1;end if;end if;end process p2;p3:process(ctmp)begincase ctmp iswhen"000"=>row<="11111110"when"001"=>row<="11111101"when"010"=>row<="1111

13、1011"when"011"=>row<="11110111"when"100"=>row<="11101111"when"101"=>row<="11011111"when"110"=>row<="10111111"when"111"=>row<="01111111"when others=>row<="

14、11111111"end case;col<="11111111"end process p3;end a;(2)單色逐行點(diǎn)亮仿真波形圖(3) 雙色逐行出現(xiàn)點(diǎn)陣VHDL代碼library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity dianzhen isport(clk,clr:in std_logic;colr,colg,row:out std_logic_vector(7 downto 0);end dianzhen;architecture a of d

15、ianzhen issignal a: integer range 0 to 2499999;signal clktmp:std_logic;signal ctmp:std_logic_vector(2 downto 0);signal rowtmp:std_logic_vector(7 downto 0);signal colrtmp,colgtmp:std_logic_vector(7 downto 0);beginp1:process(clk,clr)beginif clr='0' thenclktmp<='0'elsif clk'event

16、 and clk='1' thenif a=2499999 thena<=0;clktmp<=not clktmp;elsea<=a+1;end if;end if;end process p1;p2:process(clktmp)beginif clr='0' then ctmp<="000"elsif(clktmp'event and clktmp='1')thenif ctmp="111"thenctmp<="000"elsectmp<=

17、ctmp+1;end if;end if;end process p2;p3:process(ctmp)beginif(clr='0')then rowtmp<="11111111"elsecase ctmp iswhen"000"=>rowtmp<="11111110"colrtmp<="11111111"colgtmp<="00000000"when"001"=>rowtmp<="11111101&quo

18、t;colgtmp<="11111111"colrtmp<="00000000"when"010"=>rowtmp<="11111011"colrtmp<="11111111"colgtmp<="00000000"when"011"=>rowtmp<="11110111"colgtmp<="11111111"colrtmp<="00000000&q

19、uot;when"100"=>rowtmp<="11101111"colrtmp<="11111111"colgtmp<="00000000"when"101"=>rowtmp<="11011111"colgtmp<="11111111"colrtmp<="00000000"when"110"=>rowtmp<="10111111"col

20、rtmp<="11111111"colgtmp<="00000000"when"111"=>rowtmp<="01111111"colgtmp<="11111111"colrtmp<="00000000"when others=>rowtmp<="11111111"colgtmp<="00000000"colrtmp<="00000000"end case;end if;row<=rowtmp;colr<=colrtmp;colg<=colgtmp;end process p3;end a;(4) 雙色逐行出現(xiàn)點(diǎn)陣仿真波形圖5、 仿真波形分析 (1)首先是單色逐行點(diǎn)亮的仿真波形，可以看出， 每列接的都是高電平11111111，每行依次變化，由11111110變?yōu)?1111111（由于管腳的位置接法，雖然0在最后一位出現(xiàn)，但是是第一行先