ClockandDataRecovery-數(shù)據(jù)時鐘恢復(fù)

1、 Clock and Data Recovery Clock and Data Recovery數(shù)據(jù)時鐘恢復(fù)Stanley Teaml Agenda數(shù)據(jù)同步方式數(shù)據(jù)時鐘恢復(fù)編碼時鐘的提取 源同步(SS發(fā)送端同時傳遞時鐘與數(shù)據(jù)信號給接收端。發(fā)送端同時傳遞時鐘與數(shù)據(jù)信號給接收端接收端根據(jù)時鐘鎖存數(shù)據(jù)。常用的Bus:PCI,LPC,SPI,I2C,SMBUS,DDR(I ,II, III, 數(shù)據(jù)時鐘恢復(fù)(CDR發(fā)送端不發(fā)送CLK信號,而是有接收端給據(jù)數(shù)據(jù)恢復(fù)出時鐘,并據(jù)此鎖存數(shù)據(jù)。并據(jù)此鎖存數(shù)據(jù)常用的BUS:USB,SATA,PCI-E, 編碼舉例8b/10b HGF EDCBA Dx.y yabc

2、dei fghj 8b/10b Encoding RD=-1 :0比1多RD=+1:1比0多RD初始值為-1 8bit編碼成10bit後只可能出現(xiàn)3種情況:1.有5個0和5個122.有6個0和4個13.有4個0和6個1 8b/10b Encoding 8b/10b Encoding 8b/10b Encoding 8b/10b Encoding is used for only x=17, x=18, and x=20 when RD=1 and for x=11, x=13, andx14 when RD+1.x=14when RD=+1 8b/10b Encoding http:/www

3、stanleyteam org/8b10b php這是我們模擬的PHP實現(xiàn),您可以上去體會8b/10b的編碼。HW部分,Verilog/VHDL可以用不同的算法,使用Verilog/VHDL 在FPGA里實現(xiàn)。 Example 8b/10b Encoding 根據(jù)編碼需要,Controls 模塊輸出的6 bit和4 bit操作數(shù)分別包括:D碼000000、111111和0000、1111K碼000001、111110 和1001、0110000000(0000和111111(1111分別表示對當(dāng)前code保持不變和取反D碼RD=-1操作數(shù)為000000(0000RD=1D碼RD=+1操作數(shù)為1

4、11111(1111 Digital Receiver 原理濾波法實現(xiàn)CDR Data Recovery with simple PLL IncomingDate Architecture of the designed PLL 1 頻率鎖定在預(yù)定中心頻率 2 相位鎖定 Phase and Frequency Detector A與B相位差=QA -QB Hogge Phase Detector 鎖定狀態(tài)時,charge pump 輸出電壓Vout在產(chǎn)生一個向上的紋波,隨即產(chǎn)生一個向下的紋波,Vout直流電平保持不變。 HPD鎖定前後理論波形示意圖細(xì)節(jié)變化將體現(xiàn)在i l ti simulati

5、on 中 Charge pump有4種可能工作Y =Din與CLK相位差X =1/2T CLK Charge pump有4種可能工作狀態(tài):充電、放電、同時開通和同時關(guān)閉Over sampling CDR 以本地高于系統(tǒng)速率幾倍的采樣速率在一個數(shù)據(jù)位寬度內(nèi)采樣多次，然后再 根據(jù)某種判決算法從多次采樣的數(shù)據(jù)中恢復(fù)出正確的時鐘和數(shù)據(jù)。 兩者根本的區(qū)別在于 兩者根本的區(qū)別在于PLL 試圖在數(shù)據(jù)位時間間隔內(nèi)最優(yōu)化的 點上采樣數(shù)據(jù) 而過 試圖在數(shù)據(jù)位時間間隔內(nèi)最優(yōu)化的一點上采樣數(shù)據(jù)，而過 采樣法則是通過隨機的等距離多次采樣來獲得額外的數(shù)據(jù)信息，以做進一步處理。 過采樣法可以分為兩種： 采樣 分為兩種 一種是用幾倍于發(fā)送時鐘頻率的本地參考時鐘對數(shù)據(jù)位流采樣，可以叫