實(shí)驗(yàn)四組合邏輯電路實(shí)驗(yàn)分析

1、實(shí)驗(yàn)四 組合邏輯電路實(shí)驗(yàn)分析一、實(shí)驗(yàn)?zāi)康?1掌握組合邏輯電路的分析方法與測試方法； 2了解組合電路的冒險(xiǎn)現(xiàn)象及消除方法； 3驗(yàn)證半加器、全加器的邏輯功能。二、預(yù)習(xí)要求 1復(fù)習(xí)組合邏輯電路的分析方法； 2復(fù)習(xí)用與非門和異或門等構(gòu)成的半加器、全加器的工作原理； 3復(fù)習(xí)組合電路冒險(xiǎn)現(xiàn)象（險(xiǎn)象）的種類、產(chǎn)生原因，如何消除？三、實(shí)驗(yàn)原理 1組合邏輯電路由很多常用的門電路組合在一起，實(shí)現(xiàn)某種功能的電路，它在任意時(shí)刻的輸出，僅取決于該時(shí)刻輸入信號(hào)的邏輯取值，而與信號(hào)作用前電路原來的狀態(tài)無關(guān)。 2組合邏輯電路的分析是指根據(jù)所給的邏輯電路，寫出其輸入與輸出之間的邏輯函數(shù)表達(dá)式或真值表，從而確定該電路的邏輯功能。

2、其分析步驟為：列出真值表化成最簡表達(dá)式分析邏輯功能根據(jù)電路寫出函數(shù)表達(dá)式3組合電路的冒險(xiǎn)現(xiàn)象 (1)實(shí)際情況下，由于器件的延時(shí)效應(yīng)，在一個(gè)組合電路中，輸入信號(hào)發(fā)生變化時(shí)，輸出出現(xiàn)瞬時(shí)錯(cuò)誤的現(xiàn)象，把這現(xiàn)象叫做組合電路中的冒險(xiǎn)現(xiàn)象，簡稱險(xiǎn)象。這里研究靜態(tài)險(xiǎn)象，即電路達(dá)到穩(wěn)定時(shí)，出現(xiàn)的險(xiǎn)象?？煞譃?型靜態(tài)險(xiǎn)象（如圖4-1）和1型靜態(tài)險(xiǎn)象（如圖4-2）:圖4-1 0型靜態(tài)險(xiǎn)象 其輸出函數(shù)Y=A+,在電路達(dá)到穩(wěn)定時(shí)，即靜態(tài)時(shí)，輸出Y總是1。然而在輸入A變化時(shí)，輸出Y的某些瞬間會(huì)出現(xiàn)0，Y出現(xiàn)窄脈沖，存在有靜態(tài)0型險(xiǎn)象。 圖4-2 1型靜態(tài)險(xiǎn)象其輸出函數(shù)Y=A+,在電路達(dá)到穩(wěn)定時(shí)，即靜態(tài)時(shí)，輸出Y總是O。

3、然而在輸入A變化時(shí)，在輸出Y的某些瞬間會(huì)出現(xiàn)1，Y出現(xiàn)窄脈沖，存在有靜態(tài)1型險(xiǎn)象。 （2）進(jìn)一步研究得知，對于任何復(fù)雜的組合邏輯電路，只要能成為A+或A的形式，必然存在險(xiǎn)象。為了消除險(xiǎn)象，通常用增加校正項(xiàng)的方法，如果表達(dá)式中出現(xiàn)A+形式的電路，校正項(xiàng)為被賦值各變量的“乘積項(xiàng)”；表達(dá)式中出現(xiàn)A形式的電路，校正項(xiàng)為被賦值各變量的“和項(xiàng)”。例如：邏輯電路的表達(dá)式為Y=B+AC；當(dāng)B=C=1時(shí)，Y=+A，Y正常情況下，穩(wěn)定后應(yīng)輸出1，但實(shí)際中出現(xiàn)了0型靜態(tài)險(xiǎn)象。這時(shí)可以添加校正項(xiàng)BC，則YB+AC+BC=+A+1=1,從而消除了險(xiǎn)象。四、實(shí)驗(yàn)器件 1TH-SZ型數(shù)字電路實(shí)驗(yàn)箱 2.雙蹤示波器YB432

4、0G3. 74LS00 74LS86 74LS02 4.若干導(dǎo)線五、實(shí)驗(yàn)內(nèi)容 1.分析、測試用與非門74LS00組成的半加器的邏輯功能 （1）寫出圖4-3的邏輯表達(dá)式 圖4-3由與非門74LS00組成的半加器電路 (2)根據(jù)表達(dá)式列出真值表4.1，并寫出最簡函數(shù)表達(dá)式 （3）根據(jù)圖4-3，在實(shí)驗(yàn)箱上選定兩個(gè)14腳的插座，插好兩片74LS00，并接好連線，A, B兩輸入接至邏輯開關(guān)的輸出插口。S, C分別接至邏輯電平顯示輸入插口。按表4-2的要求進(jìn)行邏輯狀態(tài)的測試，將結(jié)果填入表4-2，與表4-1進(jìn)行比較，看兩者是否一致。表4.2 半加器理論值 表4.2 實(shí)驗(yàn)測量結(jié)果ABY1Y2Y3SCABCD0

5、000010110101111S= C= 2分析、測試用異或門74LS86和與非門74LS00組成的半加器的邏輯功能,填入表4-3ABSC00011011表4.3 異或門組成的半加器圖4-4 異或門和與非門組成的半加器 S= C=AiBiCi-1SiSi0000101001100010111011113分析、測試用異或門74LS86、與非門74S00和或非門74LS02組成的全加器的邏輯功能圖4-5 全加器邏輯電路（1）根據(jù)邏輯電路寫出全加器的邏輯函數(shù)表達(dá)式，并化為最簡。 Si= Si=（2）按圖4-5連線，Ai、Bi、Ci的值按表4-4輸入，觀察輸出Si、Si的值，填入表4.4。4觀察冒險(xiǎn)現(xiàn)

6、象并消除（1）按圖4-6接線，當(dāng)B=C1時(shí)，A輸入矩形波（f1 MHZ以上），用示波器觀察、記錄Y波形。（2）用添加校正項(xiàng)的方法消除險(xiǎn)象。畫出校正后的電路圖，觀察、記錄校正后Y輸出波形。 圖4-6 險(xiǎn)象的消除六、實(shí)驗(yàn)報(bào)告要求 1整理實(shí)驗(yàn)數(shù)據(jù)、圖表，并對實(shí)驗(yàn)結(jié)果進(jìn)行分析討論。 2總結(jié)組合電路的分析與測試方法。3對險(xiǎn)象進(jìn)行討論。七、實(shí)驗(yàn)注意事項(xiàng) 1實(shí)驗(yàn)中要求使用+5V，電源極性絕對不允許接錯(cuò)。 2插集成塊時(shí)，要認(rèn)清定位標(biāo)記，不得插反。 3連線之前，先用萬用表測量導(dǎo)線是否導(dǎo)通。4輸出端不允許直接接地或直接接+5V電源，否則將損壞器件。實(shí)驗(yàn)四 計(jì)數(shù)器及其應(yīng)用（設(shè)計(jì)性） 一、實(shí)驗(yàn)?zāi)康?學(xué)習(xí)集成觸發(fā)器構(gòu)成

7、計(jì)數(shù)器的方法。2掌握中規(guī)模集成計(jì)數(shù)器的使用方法及功能側(cè)試方法。3用集成電路計(jì)數(shù)器構(gòu)成1N分頻器。 二、實(shí)驗(yàn)預(yù)習(xí)要求1復(fù)習(xí)計(jì)數(shù)器電路工作原理。 2預(yù)習(xí)中規(guī)模集成電路計(jì)數(shù)器74LS192的邏輯功能及使用方法。3復(fù)習(xí)實(shí)現(xiàn)任意進(jìn)制計(jì)數(shù)的方法。三、實(shí)驗(yàn)原理計(jì)數(shù)器是典型的時(shí)序邏輯電路，它是用來累計(jì)和記憶輸入脈沖的個(gè)數(shù)計(jì)數(shù)是數(shù)字系統(tǒng)中很重要的基本操作，集成計(jì)數(shù)器是最廣泛應(yīng)用的邏輯部件之一。計(jì)數(shù)器種類較多，按構(gòu)成計(jì)數(shù)器中的多觸發(fā)器是否使用一個(gè)時(shí)鐘脈沖源來分，有同步計(jì)數(shù)器和異步計(jì)數(shù)器；根據(jù)計(jì)數(shù)制的不同，可分為二進(jìn)制計(jì)數(shù)器、十進(jìn)制計(jì)數(shù)器和任意進(jìn)制計(jì)數(shù)器；根據(jù)計(jì)數(shù)的增減趨勢，又分為加法、減法和可逆計(jì)數(shù)器。還有可預(yù)置

8、數(shù)和可編程序功能計(jì)數(shù)器等。本實(shí)驗(yàn)主要研究中規(guī)模十進(jìn)制計(jì)數(shù)器74LS192的功能及應(yīng)用。1. 74LS192的主要原理（1）74LS192是同步十進(jìn)制可逆計(jì)數(shù)器，具有雙時(shí)鐘輸入，并具有清除和置數(shù)等功能，其邏輯符號(hào)及引腳排列如圖4-1所示。圖41 74LS192邏輯符號(hào)及引腳排列圖中：CPU加計(jì)數(shù)端 CPD一減計(jì)數(shù)端 一置數(shù)端 CR一清零端 一非同步進(jìn)位輸出端 一非同步借位輸出端 D0、 D1、D2、 D3一數(shù)據(jù)輸入端 Q0、 Q1、Q2、Q3一數(shù)據(jù)輸出端。74LS192功能如表4.1：表4.1 74LS192的邏輯功能輸 入輸 出CR/LDCPuCPDD3D2D1D0Q3Q2Q1Q01XXXXX

9、XX000000XXdcbadcba011XXXX加計(jì)數(shù)011XXXX減計(jì)數(shù)74LS192加減計(jì)數(shù)的狀態(tài)轉(zhuǎn)換表如下表4.2：表4.2 74LS192加減計(jì)數(shù)的狀態(tài)轉(zhuǎn)換表加法計(jì)數(shù)（進(jìn)位）輸入脈沖數(shù)0123456789輸出Q30000000011Q20000111100Q10011001100Q00101010101減法計(jì)數(shù)（借位）2計(jì)數(shù)器的級(jí)聯(lián)使用一個(gè)十進(jìn)制計(jì)數(shù)器只能表示0一9十個(gè)數(shù)，為擴(kuò)大計(jì)數(shù)器范圍，常用多個(gè)十進(jìn)制計(jì)數(shù)器級(jí)聯(lián)使用。同步計(jì)數(shù)器往往設(shè)有進(jìn)位（或借位）輸出端，所以可以選用其進(jìn)位（或借位）輸出信號(hào)驅(qū)動(dòng)下一級(jí)計(jì)器。圖4-2是由74LS192利用其進(jìn)位輸出控制高一位的CPu端構(gòu)成的加計(jì)數(shù)級(jí)

10、聯(lián)圖?？梢詫?shí)現(xiàn)1010100進(jìn)制（“00”一“99”）的計(jì)數(shù)；如果要構(gòu)成減計(jì)數(shù)電路，則利用其借位輸出控制高一位的CPD端，實(shí)現(xiàn)（“99”一“00”）的減法計(jì)數(shù)，如果計(jì)數(shù)初始值為0099其中一個(gè)數(shù)，則必須先在輸入端D3D0預(yù)置所要開始計(jì)數(shù)的初始值，令0，將此初始值預(yù)置完成，此后重新置=1。 圖4-2加計(jì)數(shù)級(jí)聯(lián)圖3任意進(jìn)制計(jì)數(shù)的實(shí)現(xiàn) （1）復(fù)位法獲得任意進(jìn)制計(jì)數(shù)器假設(shè)已有N進(jìn)制計(jì)數(shù)器，而需要得到一個(gè)M進(jìn)制計(jì)數(shù)器時(shí)，只要M<N,用復(fù)位法使計(jì)數(shù)器計(jì)數(shù)到M時(shí)置"0”，即獲得M進(jìn)制計(jì)數(shù)器。圖4-3所示為用一片74LS192并采用復(fù)位法構(gòu)成的5進(jìn)制加法計(jì)數(shù)器。圖4-4生所示為用兩片74LS1

11、92級(jí)聯(lián)并采用復(fù)位法構(gòu)成的幾60進(jìn)制加法計(jì)數(shù)器。圖4-3 采用復(fù)位法構(gòu)成的 圖4-4 采用復(fù)位法構(gòu)成的5進(jìn)制加法計(jì)數(shù)器 60進(jìn)制加法計(jì)數(shù)（2）利用預(yù)置功能獲得任意進(jìn)制計(jì)數(shù)器圖4-5是一個(gè)用兩片74LS192級(jí)聯(lián)構(gòu)成的特殊12進(jìn)制加法計(jì)數(shù)器電路。在數(shù)字鐘里，對時(shí)位的計(jì)數(shù)序列是1，2，3,11，12；是12進(jìn)制，而且沒有0。即從1開始計(jì)數(shù)、顯示到12為止，當(dāng)計(jì)數(shù)到13時(shí)，通過與非門產(chǎn)生一個(gè)復(fù)位信號(hào)，使74LS192 (2)時(shí)的十位直接置成0000,而74LS192（1）時(shí)的個(gè)位直接置成0001,從而實(shí)現(xiàn)了1-12計(jì)數(shù)。 圖4-5 采用預(yù)置法構(gòu)成的特殊12進(jìn)制加法計(jì)數(shù)器四、實(shí)驗(yàn)儀器設(shè)備1. TH-S

12、Z型數(shù)字電路實(shí)驗(yàn)箱 2. 兩片74LS192 一片74LS00五、實(shí)驗(yàn)內(nèi)容174LS192邏輯功能測試74LS192的16腳接VCC=+5V，8腳接地，計(jì)數(shù)脈沖CPu和CPD由單次脈沖源提供，置數(shù)端（）、數(shù)據(jù)輸入端（D3D0）分別接邏輯開關(guān)，輸出端（Q3Q0）接譯碼顯示輸入的相應(yīng)孔A、B、C、D，同時(shí)接至邏輯電平LED顯示插孔，和接邏輯電平LED顯示插孔。按表4.1逐項(xiàng)測試，判斷該集成塊的功能是否正常。表4.1逐項(xiàng)測試，判斷該集成塊的功能是否正常， （1）清零（CR）令CR=1，其它輸入端狀態(tài)為任意態(tài)，記錄Q3Q2Q1Q0的狀態(tài)和譯碼顯示的數(shù)值。之后，置CR=0。（2）置數(shù)（）當(dāng)CR=0, =

13、0，CPu、CPD任意態(tài)時(shí)，74LS192處子置數(shù)狀態(tài)。D3D2DlD0任給一組數(shù)據(jù)，輸出Q3Q2QlQ0與D3D2DlD0數(shù)據(jù)相同，若:D3D2DlD0=0011,記錄Q3Q2Q1Q0的狀態(tài)和譯碼顯示的數(shù)值。（3）加法計(jì)數(shù)令CR=0，=1，CPD=1, CPu接單次脈沖源。在清零后送入10個(gè)單次脈沖，觀察輸出狀態(tài)變化是否發(fā)生在CPu的上升沿。記錄譯碼依次顯示數(shù)字的情況。（4）減法計(jì)數(shù)令CR=0，=1，CPu=l，CPD 接單次脈沖源。在清零后送入10個(gè)單次脈沖，觀察輸出狀態(tài)變化是否發(fā)生在CPD 的上升沿。記錄譯碼依次顯示數(shù)字的情況。 2.任意進(jìn)制的實(shí)現(xiàn)（1）用復(fù)位法獲得9進(jìn)制和78進(jìn)制加法計(jì)數(shù)器，分別畫出電路圖，并連線驗(yàn)證其功能（可以參照圖4-3和圖4-4）。74LS192的