基于CPLD的FPGA從并快速加載方案

1、基于cpld的fpga從并快速加載方案 現(xiàn)場(chǎng)可編程門陣列（）作為專用（asic）領(lǐng)域的一種半定制，可以按照設(shè)計(jì)的需要靈便實(shí)現(xiàn)各種接口或者的輸出，在設(shè)備端的通信產(chǎn)品中已得到越來(lái)越廣泛的用法。fpga 是基于靜態(tài)隨機(jī)存儲(chǔ)器（sram）結(jié)構(gòu)的，斷電后程序走失后的每次上電都需要重新加載程序。且隨著fpga 規(guī)模的升級(jí)，加載程序的容量也越來(lái)越大，如 公司的spartan - 6 系列中的6slx150t，其加載容量最大可以達(dá)到4.125 mb。在通信產(chǎn)品中，要求系統(tǒng)啟動(dòng)快，相應(yīng)fpga 加載時(shí)光盡可能短，因此其加載方式是產(chǎn)品設(shè)計(jì)時(shí)必需要妥當(dāng)解決的一個(gè)問(wèn)題。文章介紹了通過(guò)復(fù)雜可編程規(guī)律器件（）對(duì)fpga

2、加載方式的并行實(shí)現(xiàn)，滿足通信系統(tǒng)的加載速度快、占用資源少的要求。1 fpga 常用配置方式fpga 的配置數(shù)據(jù)通常存放在系統(tǒng)中的存儲(chǔ)器件中，上電后控制器讀取存儲(chǔ)器中的bit 文件并加載到fpga 中，配置方式有jtag、從并、從串、主從4 種，不同廠家叫法不同，但實(shí)現(xiàn)方式基本都是一樣的。（1）邊界掃描jtag 方式。單板調(diào)試階段常用jtag 模式，該方式需要控制器，fpga 等芯片jtag 接口構(gòu)成菊花鏈，且在該模式下，控制器其他功能不能用法。（2）從串方式。從串加載方式占用資源少，主要是和fpga 相連的i/o接口較少，但是一個(gè)配置時(shí)鐘只能傳輸一個(gè)bit 數(shù)據(jù)，速度相對(duì)較低。（3）主從方式。

3、該方式最主要的缺點(diǎn)是配套用法的flash 存儲(chǔ)器必需是fpga 廠家指定的型號(hào)，且這個(gè)flash 容量不大，不能和控制器的flash 共用，用法這種方式，單板上就會(huì)有兩個(gè)flash，增強(qiáng)產(chǎn)品成本，因此該計(jì)劃用法較少。（4）從并方式。即文章中探討的fpga 加載計(jì)劃。2 從并加載方式的實(shí)現(xiàn)以xilinx 公司spartan - 6 系列fpga 為例，與從并加載相關(guān)的管腳如表1 所示。表1 從并加載管腳名稱由表1 可以看出，從并加載接口占用的管腳資源是比較多的，即使加載數(shù)據(jù)總線用法8 位，也要14 個(gè)管腳，cpu 普通沒(méi)有這么多通用輸入/輸出（gpio）口，因此從并加載普通和cpld 配套用法。

4、其加載流程1所示。圖1 spartan-6 從并加載流程3 基于cpld 的fpga 加載計(jì)劃3.1 計(jì)劃介紹在設(shè)備端通信產(chǎn)品中，基于cpld 的fpga 從并加載框2 所示，配置數(shù)據(jù)存儲(chǔ)在flash 中，且在加載數(shù)據(jù)之前，cpu 通過(guò)局部總線和雙倍速內(nèi)存（ddr）接口，將配置數(shù)據(jù)從flash 中搬移到ddr 顆粒；真正需要加載時(shí)，再通過(guò)ddr2 接口將配置數(shù)據(jù)搬移到cpu 的緩存中，ddr2接口速度很快，其時(shí)鐘頻率可以達(dá)到266 mhz，因此、兩步加載時(shí)光可以忽視不計(jì)。圖2 基于cpld 的fpga 從并加載框之后cpu 通過(guò)和cpld 的接口8 位的局部總線接口，將配置數(shù)據(jù)逐字節(jié)的寫入cp

5、ld 的寄存器中。以 系列cpu xls408 為例，xls408 工作時(shí)鐘頻率為66.7 mhz，寫總線周期最快需要10 個(gè)工作時(shí)鐘周期，即6.67 mhz，這一步受局部總線速度限制。數(shù)據(jù)寫入到cpld 后，再通過(guò)接口 cpld 與fpga 之間的從并接口，將數(shù)據(jù)加載到fpga，從并接口是同步總線，加載時(shí)光受限于總線時(shí)鐘cclk 頻率。本計(jì)劃的優(yōu)點(diǎn)為： 、 兩條路徑可以在加載之前處理，且運(yùn)行速度快，不占用加載時(shí)光。加載時(shí)光只受 、 的限制，而 受限于寫總線周期間隔，受限于從并接口的時(shí)鐘。3.2 程序?qū)崿F(xiàn)cpld 從并程序采納verilog 語(yǔ)言實(shí)現(xiàn)，該加載模塊接口定義如下：程序?qū)崿F(xiàn)流3 所示

6、。圖3 基于cpld 從并加載fpga的程序流程fpga 加載片選和寫信號(hào)產(chǎn)生部分代碼如下：4 及加載結(jié)果分析基于modelsim 6.5se 仿真波形可以看出cpu 每加載1 字節(jié)數(shù)據(jù)需要向cpld 寫1 次加載數(shù)據(jù)，這共需花費(fèi)一個(gè)局部總線周期，局部總線頻率最快為6.67 mhz。因此cpu 加載4.125 mb 數(shù)據(jù)到cpld 共需時(shí)光為：cpld 需要1 個(gè)cclk 周期寫1 字節(jié)數(shù)據(jù)到 fpga，cclk 則是利用cpu局部總線的寫信號(hào)產(chǎn)生，可以實(shí)現(xiàn)cclk 和數(shù)據(jù)的同步，因此cclk 時(shí)鐘速率為6.67 mhz，因此加載4.125 mb數(shù)據(jù)到fpga，共需時(shí)光為：fpga 上電需要1

7、 ms，因此當(dāng)fpga 用法spartan-6 系列最高端的6slx150t 時(shí)，采納基于cpld 的從并加載方式，共需要的加載時(shí)光為1.221 s，滿足通信產(chǎn)品fpga 加載時(shí)光小于2 s 的要求。而假如采納從串等加載方式，用法7 處理器作為控制器，對(duì)于cycloneii 系列中的ep2c35，配置文件大小1.16 mb，加載時(shí)光需要1.30 min；采納基于cpld的從串加載方式，加載同樣4.125 mb的fpga 數(shù)據(jù)，cpld 加載時(shí)鐘33mhz，則加載時(shí)光需要3.8 s，fpga加載時(shí)光過(guò)長(zhǎng)，則會(huì)影響系統(tǒng)的啟動(dòng)時(shí)光。表2 是常用加載方式加載6slx150t 型號(hào)fpga 芯片數(shù)據(jù)所需時(shí)光比較。表2 fpga 加載時(shí)光對(duì)照從上述分析可以得出結(jié)論，假如提高cpu 的局部總線寫速度，加載fpga 的時(shí)光就會(huì)更快。5 結(jié)束語(yǔ)用法基于cp