基于FPGA的FFT處理器設(shè)計

1、基于fpga的fft處理器設(shè)計隨著數(shù)字技術(shù)的迅速進展，數(shù)字信號處理已深化到各個學科領(lǐng)域。在數(shù)字信號處理中，許多算法如相關(guān)、濾波、譜估量、卷積等都可通過轉(zhuǎn)化為離散傅立葉變換(dft)實現(xiàn)，從而為離散信號分析從理論上提供了變換工具。但dft計算量大，實現(xiàn)困難。迅速傅立葉(fft)的提出，大大削減了計算量，從根本上轉(zhuǎn)變了傅立葉變換的地位，成為數(shù)字信號處理中的核心技術(shù)之一，廣泛應(yīng)用于雷達、觀測、跟蹤、高速圖像處理、保密無線通信和數(shù)字通信等領(lǐng)域。目前，硬件實現(xiàn)fft算法的計劃主要有：通用數(shù)字信號處理器()、fft專用器件和現(xiàn)場可編程門陣列()。dsp具有純軟件實現(xiàn)的靈便性，適用于流程復雜的算法，如通信系

2、統(tǒng)中信道的編譯碼、qam映射等算法。dsp完成fft運算需占用大量dsp的運算時光，使囫圇系統(tǒng)的數(shù)據(jù)吞吐率降低，同時也無法發(fā)揮dsp軟件實現(xiàn)的靈便性。采納fft專用器件，速度雖能夠達到要求。但其外圍復雜，可擴展性差，成本昂貴。隨著fpga進展，其資源豐盛，易于組織流水和并行結(jié)構(gòu)，將fft實時性要求與fpga器件設(shè)計的靈便性相結(jié)合，實現(xiàn)并行算法與硬件結(jié)構(gòu)的優(yōu)化配置，不僅可以提高處理速度，并且具有靈便性高。開發(fā)費用低、開發(fā)周期短、升級容易的特點。針對某ofdm系統(tǒng)中fft運算的實際需要，提出了基于fpga的設(shè)計來實現(xiàn)fft算法，并以16位長數(shù)據(jù)，64點fft為例，在軟件上通過綜合和。2 fft原理

3、及算法結(jié)構(gòu)fft是離散傅立葉變換(dft)的迅速算法。對于n點離散的有限長時問序列x(n)，其傅里葉變換為：完成n點的dft需要n2次復數(shù)乘法和n(n-1)次復數(shù)加法。點數(shù)大時，計算量也大，所以難以實現(xiàn)信號的實時處理。fft的基本思想是利用旋轉(zhuǎn)因子wn的周期性、對稱性、特別性以及周期n的可互換性，將長度為n點的序列dft運算逐次分為較短序列的dft運算，合并相同項，大大削減了計算量。fft算法分為兩大類：一類是針對n=2的整數(shù)次冪的算法，如基2算法、基4算法、實因子算法和分裂算法等：另一類是n2的整數(shù)次冪算法，以winograd為代表的一類算法。硬件實現(xiàn)時，不僅要考慮算法運算量的大小，而且要考

4、慮算法的復雜性和模塊化?？刂迫菀?、實現(xiàn)規(guī)整的算法在硬件系統(tǒng)中要優(yōu)于僅降低運算量的算法?，F(xiàn)有fft算法的fpga設(shè)計計劃基本上都是針對于第一類算法，而其次類算法盡管有其重要的理論價值，但硬件不易實現(xiàn)。因為該設(shè)計點數(shù)不是太多，綜合考慮fft處理器的面積和成本。所以采納按時光抽取的基2迅速傅立葉算法(基2dit-fft)。對于長度為n=2m的序列x(n)，其中m是整數(shù)，將x(n)按奇偶分成兩組，即令：n=2r和n=2r+1，而r=0，1，n/2-1，于是：所以a(k)和b(k)可完整表示x(k)。依次類推，可向來向前追溯到2點的fft，這樣囫圇n點的fft算法分解成log 2n級運算，每級有n2個基

5、2碟形運算。圖1是n=8的dit-fft運算流圖。3 fft處理器的結(jié)構(gòu)設(shè)計fft實現(xiàn)的設(shè)計計劃有挨次處理、級聯(lián)處理、并行處理和陣列處理。挨次處理每次運算僅用一個蝶形單元,處理方式容易，運算速度較慢。級聯(lián)處理、并行處理和陣列處理的速度較快，但占用資源較多?？紤]到該設(shè)計運算點數(shù)較少，因此采納改進的挨次處理計劃，在原有挨次處理的基礎(chǔ)上對fft處理過程中數(shù)據(jù)傳輸舉行控制。使得該結(jié)構(gòu)在繼承原有挨次處理電路容易、占用資源較少優(yōu)點同時又兼有級聯(lián)處理運算速度較快的優(yōu)點。采納自頂向下的辦法對處理器模塊化，其結(jié)構(gòu)框圖2所示。4 模塊設(shè)計與綜合仿真囫圇fft處理器是由存儲器、蝶形運算單元、旋轉(zhuǎn)因子單元、控制單元和

6、數(shù)據(jù)控制單元組成，各個單元通過控制單元產(chǎn)生的控制和使能信號舉行工作。41 蝶形運算單元蝶形運算單元是囫圇fft處理單元的重要部分，挺直影響囫圇fft單元性能?；?時光抽取的蝶形信號流程圖3所示，p和q為數(shù)據(jù)序號，xm(p)和xm(q)是第m級蝶形運算的輸入，xm+1(p)和xm+1(q)是該蝶形運算的輸出，wrn為相應(yīng)的旋轉(zhuǎn)因子。由上式看出，一個基2蝶形運算要舉行1次復乘、2次復加。為了提高運算速度采納并行運算，采納4個實數(shù)乘法器、3個實數(shù)加法器和3個實數(shù)減法器組成。設(shè)輸入數(shù)據(jù)：x1=x1_r+jx1im，x2=2r+jx2im，旋轉(zhuǎn)因子為wrn=c-jd，則輸出y1=y1_r+jy1_im和

7、y2=y2_r+jy2im。實現(xiàn)蝶型運算單元4所示。數(shù)據(jù)格式挑選定點16位二進制補碼。設(shè)計時必需考慮乘法器速度，將會挺直影響囫圇fft處理單元的運算速度,該設(shè)計的乘法器利用quartus開發(fā)軟件中所提供的宏單元生成。乘法器的兩輸入均為16位，輸出32位。由于乘法器中帶有旋轉(zhuǎn)因子項所以乘法運算后不應(yīng)轉(zhuǎn)變輸入的幅值即乘法器的輸出仍為16位，因此要對輸出數(shù)據(jù)舉行截取，截取其中16位作為加(減)法器的輸入。42 存儲單元在fft處理單元中存儲器是必不行少的單元，蝶形運算數(shù)據(jù)的輸入輸出和中間結(jié)果的存儲都要經(jīng)過存儲器，因此它們的頻繁讀寫操作對囫圇fft處理速度影響較大。圖2中存儲器a和存儲器b由ram和狀

8、態(tài)機組成，各自分離具有數(shù)據(jù)、地址總線和觸發(fā)時鐘。存儲器a接收外部輸入數(shù)據(jù)，存儲器b是中間結(jié)果單元，除第一級蝶形運算外每級數(shù)據(jù)的輸入輸出均經(jīng)過該存儲器。在兩塊存儲器和蝶形運算模塊之間加入兩個數(shù)據(jù)控制器協(xié)作工作，可以在寫入上一組中間結(jié)果的同時讀取下一組蝶形運算數(shù)據(jù)，從而提高fft的處理速度。43 旋轉(zhuǎn)因子單元旋轉(zhuǎn)因子單元是用于存儲fft運算所需的旋轉(zhuǎn)因子wrn=exp(-j2rn)。在matlab中旋轉(zhuǎn)因子分為實部和虛部產(chǎn)生，因為它們是小于1的小數(shù)，故在設(shè)計中需將其定點化。其過程是將旋轉(zhuǎn)因子擴大214倍。取整數(shù)部分轉(zhuǎn)化為16位定點數(shù)，以hex文件格式保存，利用quartus軟件的megawizar

9、d工具設(shè)計。rom，并將hex文件同化在其中。按照旋轉(zhuǎn)因子的對稱性和周期性，在利用rom存儲旋轉(zhuǎn)因子時，可以只存儲旋轉(zhuǎn)因子表的一部分，通過地址的轉(zhuǎn)變查詢出每級蝶形運算所需的旋轉(zhuǎn)因子。44 控制單元控制單元用于協(xié)調(diào)驅(qū)動各模塊，在fft運算中具有關(guān)鍵作用。存儲器a、旋轉(zhuǎn)因子單元及數(shù)據(jù)控制器的讀信號，存儲器b的讀寫信號都是由控制單元產(chǎn)生?？刂茊卧ㄟ^一個有限狀態(tài)機(fsm)實現(xiàn)，用法兩個內(nèi)部計數(shù)器控制狀態(tài)機的翻轉(zhuǎn)?？刂茊卧哂袉为毜妮斎霑r鐘，可產(chǎn)生相應(yīng)的控制信號。45 綜合仿真選用公司的quartus軟件作為開發(fā)平臺，以stratix系列中的ep1s25型fpga為核心器件，采納白頂向下的設(shè)計思路和

10、語言，實現(xiàn)對各個模塊單元的設(shè)計、綜合和仿真。為了簡化設(shè)計，只在數(shù)據(jù)輸入時鐘下輸入了一組64個復數(shù)，其余輸入設(shè)為0，并且實部和虛部都限定在±l，±2，±3，±4，e5之內(nèi)。為防止溢出先將輸入數(shù)據(jù)乘以一定比例因子2-9，再乘以2 15轉(zhuǎn)化為十六進制數(shù)。輸出的結(jié)果5所示。需要注重的是：仿真結(jié)果乘以2 -6后才是實際結(jié)果。將仿真結(jié)果與matlab計算的結(jié)果相比較，數(shù)據(jù)基本全都，解釋了設(shè)計正確，其誤差主要來源于數(shù)據(jù)的截取和旋轉(zhuǎn)因子的近似。5 結(jié)束語fft算法是數(shù)字信號處理中一種重要運算，廣泛應(yīng)用于雷達、觀測、跟蹤、高速圖像處理、保密無線通信和數(shù)字通信等領(lǐng)域。這里研究了一種基于fpga的64點fft處理器的設(shè)計計