數(shù)字集成電路設(shè)計(jì)-組合邏輯電路

1、1精選ppt第7章 組合邏輯電路P90集成電路設(shè)計(jì)系列2精選ppt本章概要本章概要n概述n靜態(tài)CMOS電路n鏡像電路nC2MOSn準(zhǔn)nMOS電路n動(dòng)態(tài)CMOS電路n多米諾邏輯n雙軌邏輯電路nCMOS邏輯電路的比較n多路選擇器n二進(jìn)制譯碼器n優(yōu)先權(quán)譯碼器3精選ppt本章參考書本章參考書n John P. Uyemura, Introduction to VLSI Circuits and Systems, John Wiley & Sons, Inc., 2002. Chapters 9.中譯本：周潤(rùn)德譯，超大規(guī)模集成電路與系統(tǒng)導(dǎo)論，電子工業(yè)出版社，2004.1。第9章。nJan M.R

2、abaey et al.，Digital Integrated Circuit：A Design Perspective，2rd Edition，Anantha Chandrakasan，Borivoje Nikolic，2003. Chapters 6。中譯本：周潤(rùn)德等譯，數(shù)字集成電路-電路、系統(tǒng)與設(shè)計(jì)，電子工業(yè)出版社，2004.10。第6章。4精選pptLogicCircuitLogicCircuitOutOutInIn(a) Combinational (b) SequentialStateOutput = f(In)Output = f(In, Previous In)組合邏輯電路組合

3、邏輯電路 時(shí)序邏輯電路時(shí)序邏輯電路7.1 概述 組合邏輯與時(shí)序邏輯組合邏輯電路的輸出只與當(dāng)前輸入值有關(guān)（穩(wěn)態(tài)下），而時(shí)序邏輯電路的輸出不僅取決于當(dāng)前組合邏輯電路的輸出只與當(dāng)前輸入值有關(guān)（穩(wěn)態(tài)下），而時(shí)序邏輯電路的輸出不僅取決于當(dāng)前的輸入值，而且取決于前一個(gè)輸入值，因此必須有保存前一個(gè)輸入值的部件，即寄存器的輸入值，而且取決于前一個(gè)輸入值，因此必須有保存前一個(gè)輸入值的部件，即寄存器5精選pptn靜態(tài)CMOS邏輯電路n輸出-輸入邏輯關(guān)系與時(shí)間無(wú)關(guān)(開關(guān)過(guò)渡期除外）n利用晶體管的串-并聯(lián)組合實(shí)現(xiàn)邏輯n晶體管數(shù)多（n個(gè)扇入需要2n個(gè)管子，n個(gè)NMOS，n個(gè)PMOS），占用面積大n速度較慢n功耗較小n動(dòng)

4、態(tài)CMOS邏輯電路n輸出-輸入邏輯關(guān)系與時(shí)間有關(guān)n利用時(shí)鐘和MOSFET的電荷存儲(chǔ)特性實(shí)現(xiàn)邏輯n晶體管數(shù)少（n個(gè)扇入需要n+2個(gè)管子，n+1個(gè)NMOS，1個(gè)PMOS），占用面積小n速度較快(通過(guò)預(yù)充電，只有從輸入1到0有延遲時(shí)間）n功耗較大7.1 概述 靜態(tài)CMOS與動(dòng)態(tài)CMOS6精選ppt7.1 概述 無(wú)比邏輯與有比邏輯與器件相對(duì)尺寸無(wú)關(guān)和無(wú)比邏輯：邏輯功能、與器件相對(duì)尺寸有關(guān)有比邏輯：邏輯功能、OHOLOHOLVVVV 或7精選ppt7.2 靜態(tài)CMOS電路 基本構(gòu)成上拉邏輯鏈下拉邏輯鏈VDDF(In1,In2,InN)In1In2InNIn1In2InNPUNPDNPMOS onlyNM

5、OS only8精選ppt7.2 靜態(tài)CMOS電路 閾值電壓損失VDDVDD 0PDN0 VDDCLCLPUNVDDSDSDVDD |VTp|CLSDVGS0 VDD - VTnCLVDDVDDSDVGS單用PUN或PDN傳輸邏輯，會(huì)產(chǎn)生閾值電壓損失9精選ppt7.2 靜態(tài)CMOS電路 PUP與PDN之間的對(duì)偶關(guān)系實(shí)例實(shí)例:NAND210精選ppt7.2 靜態(tài)CMOS電路 一般設(shè)計(jì)步驟n用與、或、非門構(gòu)成邏輯圖；n利用nFET與邏輯門之間的關(guān)系（或并與串），在輸出與地之間構(gòu)成nFET電路；n利用pFET與邏輯門之間的關(guān)系（或串與并），在輸出與VDD之間構(gòu)成pFET電路；nnFET和pFET組合

6、而成完整電路。11精選pptcbaf7.2 靜態(tài)CMOS電路 實(shí)例1:PUP與PDN設(shè)計(jì)12精選pptCBAf7.2 靜態(tài)CMOS電路 實(shí)例1:CMOS電路設(shè)計(jì)13精選ppt版圖方案1版圖方案2cbaf7.2 靜態(tài)CMOS電路 實(shí)例1:版圖設(shè)計(jì)14精選ppt)()(edcbaf7.2 靜態(tài)CMOS電路 實(shí)例2:PUP與PDN設(shè)計(jì)15精選ppt)()(edcbaf7.2 靜態(tài)CMOS電路 實(shí)例2:版圖設(shè)計(jì)16精選pptVDDABCDDABCOUT = D + A (B+C)7.2 靜態(tài)CMOS電路 實(shí)例317精選ppt7.2 靜態(tài)CMOS電路 實(shí)例418精選ppt7.2 靜態(tài)CMOS電路 OAI

7、22 CABX = (A+B)(C+D)BADVDDXXGNDABCPUNPDNCDDABCD19精選ppt7.2 靜態(tài)CMOS電路 延時(shí)與輸入組態(tài)有關(guān)(1)CLBRnARpBRpARnCintnDelay is dependent on the pattern of inputsnLow to high transitionnboth inputs go lowndelay is 0.69 Rp/2 CLnone input goes lowndelay is 0.69 Rp CLnHigh to low transitionnboth inputs go highndelay is 0.6

8、9 2Rn CL20精選ppt7.2 靜態(tài)CMOS電路 延時(shí)與輸入組態(tài)有關(guān)(2)A=B=10A=1, B=10A=1 0, B=1time psVoltage VInput DataPatternDelay(psec)A=B=0167A=1, B=0164A= 01, B=161A=B=1045A=1, B=1080A= 10, B=181NMOS = 0.5m/0.25 mPMOS = 0.75m/0.25 mCL = 100 fF21精選pptn規(guī)則規(guī)則n最壞的情況發(fā)生在有盡可能多的FET串聯(lián)時(shí)的情形n最長(zhǎng)的下降時(shí)間取決于最長(zhǎng)的nFET串聯(lián)鏈n最長(zhǎng)的上升時(shí)間取決于最長(zhǎng)的pFET串聯(lián)鏈n步驟

9、步驟n找到最長(zhǎng)的nFET串聯(lián)鏈導(dǎo)通時(shí)的邏輯組合，確定等效電路，計(jì)算時(shí)間參數(shù)，求出下降時(shí)間n找到最長(zhǎng)的pFET串聯(lián)鏈導(dǎo)通時(shí)的邏輯組合，確定等效電路，計(jì)算時(shí)間參數(shù)，求出上升時(shí)間7.2 靜態(tài)CMOS電路 延時(shí)分析方法22精選pptVDDVDDVDDCLFCLCLFFRpRpRpRpRpRnRnRnRnRnAAAAAABBBB(a) Inverter(b) 2-input NAND(c) 2-input NORtp = 0.69 Ron CL(assuming that CL dominates!)= RON反相器NAND2 NOR2LonpCRt69. 0LworsenpfCRt,69. 0Lwor

10、sepprCRt,69. 07.2 靜態(tài)CMOS電路 傳播延時(shí):估算23精選pptVDDCLFRpRpRnRnAABB2-input NAND1. Assume Rn=Rp= resistance of minimum sized NMOS inverter2. Determine “Worst Case Input” transition(Delay depends on input values)3. Example: tpLH for 2input NAND- Worst case when only ONE PMOS Pullsup the output node- For 2 PMO

11、S devices in parallel, the resistance is lower4. Example: tpHL for 2input NAND- Worst case : TWO NMOS in seriestpLH = 0.69RpCLtpHL = 0.69(2Rn)CLn通過(guò)pFET對(duì)CL充電時(shí)，最壞情況是只有1個(gè)pFET導(dǎo)通，故有LpprpworsepCRtRR69. 0,LnpfnworsenCRtRR)2(69. 02,n通過(guò)nFET對(duì)CL放電時(shí)，2個(gè)nFET均導(dǎo)通，故有7.2 靜態(tài)CMOS電路 傳播延時(shí):NAND224精選ppt下降時(shí)間tf最壞情況：2個(gè)nFET串聯(lián)

12、x=1，y、z只有1個(gè)為1由nFET決定nFETnnLfRCCRtCtt2 . 2)2(2 . 211117.2 靜態(tài)CMOS電路 延時(shí)計(jì)算實(shí)例:下降時(shí)間tf25精選ppt上升時(shí)間tr最壞情況：2個(gè)pFET串聯(lián) x=1，y、z同時(shí)為0由pFET決定)2(2 . 2)2(2 . 21111pFETppLrRCCRtCtt7.2 靜態(tài)CMOS電路 延時(shí)計(jì)算實(shí)例:上升時(shí)間tr26精選pptn3nFET3N來(lái)完成，故有串聯(lián)的個(gè)至少任何放電過(guò)程都會(huì)通過(guò)p2pFET2P來(lái)完成，故有的個(gè)串聯(lián)最壞的充電路徑需通過(guò)xdcbaf)(7.2 靜態(tài)CMOS電路 FET尺寸確定:實(shí)例127精選pptVDDCLFAABB

13、2211VDDABCDDABC12222244FHere it is assumed that Rp = Rn 7.2 靜態(tài)CMOS電路 FET尺寸確定:實(shí)例2OUT = D + A (B + C)28精選ppt7.3 鏡像電路 定義n什么是鏡像電路？n電路的nFET和pFET部分具有相同的拓?fù)浣Y(jié)構(gòu)nnFET和pFET部分的晶體管尺寸可以有不同，以便使電特性對(duì)稱29精選ppt7.3 鏡像電路 實(shí)現(xiàn)XOR的鏡像電路(1)電路對(duì)稱版圖結(jié)構(gòu)對(duì)稱30精選ppt開關(guān)模型pppoutpprRCRCt)2(2 . 2nnnoutnnfRCRCt)2(2 . 27.3 鏡像電路 實(shí)現(xiàn)XOR的鏡像電路(2)31

14、精選ppt鏡像電路：2個(gè)pFET對(duì)Cp有貢獻(xiàn)，tr較小AOI電路：4個(gè)pFET對(duì)Cp有貢獻(xiàn)，tr較大7.3 鏡像電路 實(shí)現(xiàn)XOR的鏡像電路(3)32精選ppt7.3 鏡像電路 實(shí)現(xiàn)XNOR的鏡像電路鏡像電路實(shí)現(xiàn)AOI電路實(shí)現(xiàn)ba33精選ppt7.4 準(zhǔn)nMOS電路 有比邏輯VDDVSSPDNIn1In2In3FRLLoadVDDVSSIn1In2In3FVDDVSSPDNIn1In2In3FVSSPDNResistiveDepletionLoadPMOSLoad(a) resistive load(b) depletion load NMOS(c) pseudo-NMOSVT Ln，這是準(zhǔn)nM

15、OS特有的情形41精選ppt7.4 準(zhǔn)nMOS電路 準(zhǔn)nMOS AOI比CMOS的AOI電路，F(xiàn)ET少了許多。此版圖未考慮p管和n管的面積比42精選ppt7.4 準(zhǔn)nMOS電路 使能控制改善負(fù)載VABCDFCLM1M2M1 M 2EnableDD準(zhǔn)nMOS管的上拉和下拉對(duì)PMOS管的面積要求相互沖突，為避免之，可采用這種自適應(yīng)負(fù)載Adaptive Load。需要加大上拉強(qiáng)度時(shí)，使M1導(dǎo)通43精選ppt7.4 準(zhǔn)nMOS電路 準(zhǔn)nMOS特點(diǎn)n優(yōu)點(diǎn)優(yōu)點(diǎn)n電路簡(jiǎn)單，需要FET數(shù)少，少占用芯片面積nCMOS門：N個(gè)輸入需要2N個(gè)FETn準(zhǔn)nMOS門：N個(gè)輸入需要N+1個(gè)FETn適用于版圖面積受限或者扇

16、入很大的特殊場(chǎng)合n缺點(diǎn)缺點(diǎn)n低電平VOL與pFET和nFET的尺寸比有關(guān)（有比邏輯）n存在靜態(tài)功耗（輸出低電平時(shí)，pFET與PDN形成導(dǎo)電通道）n直流與開關(guān)特性非對(duì)稱44精選ppt7.4 準(zhǔn)nMOS電路 DCVSL:功能VDDPDN1OutVDDPDN2OutAABBM1M2特點(diǎn)n輸入與輸出信號(hào)同為雙軌n同時(shí)實(shí)現(xiàn)反相門和同相門GNDM1M2|PDN1M2PDN2M10M21outVoutVVoutoutoutoutDDTpDD關(guān)斷導(dǎo)通導(dǎo)通亦截止）處于高阻態(tài)（截止求值：導(dǎo)通截止，初始：優(yōu)點(diǎn)n消除了靜態(tài)功耗n可以實(shí)現(xiàn)全邏輯擺幅缺點(diǎn)n需要雙軌輸入信號(hào)n仍為有比邏輯n設(shè)計(jì)復(fù)雜 DCVSL： 差分串聯(lián)電

17、壓開關(guān)邏輯差分串聯(lián)電壓開關(guān)邏輯（Differential Cascode Voltage Switch Logic）45精選ppt7.4 準(zhǔn)nMOS電路 DCVSL:AND-NANDBAAB46精選ppt7.4 準(zhǔn)nMOS電路 DCVSL:瞬態(tài)響應(yīng)00.20.40.60.81.0-0.50.51.52.5Time nsVoltage VA BA BA,BA,B延時(shí)321ps延時(shí)197psm25. 0/m5 . 1pFETm25. 0/m5 . 0M43Mm25. 0/m1M21M為為、為、器件參數(shù)：同樣面積的靜態(tài)與非門的延時(shí)約為200ps47精選ppt7.4 準(zhǔn)nMOS電路 DCVSL:XOR

18、-XNOR PDN1和PDN2的某些FET可以共用BAABBBOutOut這種公用有利于減少面積48精選ppt7.4 準(zhǔn)nMOS電路 差分邏輯的特點(diǎn)n優(yōu)點(diǎn)優(yōu)點(diǎn)n對(duì)于同時(shí)生成正信號(hào)和反信號(hào)而言, 所需門的數(shù)量比單端門少n避免了單端門實(shí)現(xiàn)同相邏輯時(shí)因增加反相器引起的時(shí)差問(wèn)題n缺點(diǎn)缺點(diǎn)n需要布置的導(dǎo)線數(shù)量加倍, 電路的拓?fù)浣Y(jié)構(gòu)較復(fù)雜n動(dòng)態(tài)功耗較高單端門:實(shí)現(xiàn)同相輸出需增加反相器差分門:同時(shí)實(shí)現(xiàn)反相輸出和同相輸出反相器延遲49精選ppt7.5 C2MOS電路 時(shí)鐘信號(hào) )tt（時(shí)鐘反信號(hào)（時(shí)鐘信號(hào)C2MOS稱為時(shí)鐘控制CMOS50精選ppt版圖反相器電路為輸出端的為輸入端、成為以均導(dǎo)通、均斷開，輸出為

19、高阻態(tài)、與均截止、CMOSDataM2M11GNDM2M10fEVfEnDDn7.5 C2MOS電路 三態(tài)反相器 線隔開常用于將電路與公共總）（高阻高電平低電平三態(tài)電路,HiZ10Z51精選ppt7.5 C2MOS電路 C2MOS門:結(jié)構(gòu) pFET靜態(tài)邏輯電路nFET靜態(tài)邏輯電路三態(tài)輸出控制，與輸入無(wú)關(guān)高阻態(tài)截止，輸出、時(shí)，與輸入有關(guān)靜態(tài)邏輯運(yùn)算的結(jié)果，導(dǎo)通，輸出、時(shí)，ZHiM21M0M21M1C2MOS: 時(shí)鐘控制CMOS電路52精選ppt7.5 C2MOS電路 C2MOS門:電路 使tr使tf53精選ppt7.5 C2MOS電路 C2MOS門:版圖 54精選ppt7.5 C2MOS電路 C

20、2MOS門:特點(diǎn) n作用n通過(guò)控制邏輯門的內(nèi)部操作，同步通過(guò)邏輯鏈的數(shù)據(jù)流n缺點(diǎn)n高阻態(tài)下，電荷泄漏Vout不能永久保持，其保持時(shí)間必須時(shí)鐘周期 時(shí)鐘頻率ffminnVout衰減的原因：體電荷泄漏、亞閾區(qū)電流、電荷分享等55精選ppt7.5 C2MOS電路 體電荷泄漏(1)npii泄漏電流泄漏電流nFETpFET0)(dttdVCiiioutpnout總泄漏電流輸出高電平時(shí)：0)(dttdVCiiioutnpout總泄漏電流輸出低電平時(shí)：輸出高電平情形56精選ppt7.5 C2MOS電路 體電荷泄漏(2)性下降關(guān)系電壓隨時(shí)間的變化呈線無(wú)關(guān)，解得與無(wú)關(guān)且與輸出高電平時(shí)，假設(shè)tCIVtVtCtIi

21、V)V(outLoutLout11)(,0,0)()()(1,1111xLoutxhxVVICVtVttVV間為電平所能保持的最長(zhǎng)時(shí)，則邏輯允許的電平范圍為若邏輯。同樣有維持時(shí)間的問(wèn)題無(wú)關(guān)，解得與無(wú)關(guān)且與輸出低電平時(shí)，假設(shè)tCItVtCtiiIiV)V(outLoutnpLout)(,0,0157精選ppt7.5 C2MOS電路 體電荷泄漏(3)近似情形線性關(guān)系電壓隨時(shí)間的變化呈非有關(guān)，則有均與、實(shí)際上dttdVtCtItCIoutLoutL)()()(實(shí)際情形58精選ppt7.5 C2MOS電路 亞閾區(qū)電流thTGSnVVVDLeLWII/ )(0流可表示為亞微米器件的亞閾區(qū)電與VDD有關(guān)，

22、10-9AkT/q=26mV(300K)2MHz/15 . 0A1 . 020kHz/150nA11,fF501hhLhhLxouttfstItfstIVVVC亞閾區(qū)電流體泄漏電流，則若59精選ppt7.6 動(dòng)態(tài)CMOS電路 基本結(jié)構(gòu)時(shí)鐘信號(hào)：控制電路的工作并實(shí)現(xiàn)同步實(shí)現(xiàn)邏輯操作DDoutoutpDDnpVVV使充電，對(duì)通過(guò)，截止，輸出與輸入無(wú)關(guān)導(dǎo)通，預(yù)充電：CMMM0V0M01nFETMM1nDDDDoutnpVVV放電，使和，則輸出通過(guò)邏輯陣列若運(yùn)算結(jié)果為邏輯；持，則輸出為高阻態(tài)，保若運(yùn)算結(jié)果為邏輯邏輯陣列運(yùn)算得到輸出導(dǎo)通，輸入經(jīng)截止，求值：預(yù)充電管:提供輸出高電平求值控制管:保證預(yù)充電期

23、間無(wú)靜態(tài)功耗輸出電容：包括結(jié)電容、扇出門輸入電容和布線電容，保持預(yù)充電電平60精選ppt7.6 動(dòng)態(tài)CMOS電路 基本類型MpMeVDDPDNIn1In2In3OutMeMpVDDPUNIn1In2In3OutCLCLp networkn network2 phase operation: Evaluation Precharge 下拉n網(wǎng)絡(luò) 上拉p網(wǎng)絡(luò)PDN表示下拉nFET邏輯鏈，PUN表示上拉nFET邏輯鏈。下拉n網(wǎng)絡(luò)最為多用。用PMOS管亦能構(gòu)成動(dòng)態(tài)CMOS電路，但速度較慢61精選pptCBAfMpMeVDDOutABC靜態(tài)CMOS實(shí)現(xiàn)動(dòng)態(tài)CMOS實(shí)現(xiàn)CLKCBACLKOut)(7.6

24、動(dòng)態(tài)CMOS電路 實(shí)例:AOI門62精選ppt7.6 動(dòng)態(tài)CMOS電路 與靜態(tài)CMOS的比較n與靜態(tài)CMOS相同之處n全邏輯擺幅，無(wú)比邏輯n下拉網(wǎng)絡(luò)由nMOS邏輯鏈構(gòu)成，構(gòu)成方式與靜態(tài)CMOS相同n無(wú)靜態(tài)功耗n與靜態(tài)CMOS不同之處n晶體管數(shù)少：只需N2個(gè)FET，而靜態(tài)CMOS需2N個(gè)FETn開關(guān)速度快：晶體管數(shù)少，無(wú)低至高延遲時(shí)間，負(fù)載電容小，無(wú)短路電流n噪聲容限小：VM、VIH、VIL均近似等于VTn，而靜態(tài)CMOS近似等于VDD/2n動(dòng)態(tài)功耗較大：時(shí)鐘電路消耗功率較大（負(fù)載電容大，翻轉(zhuǎn)頻度高），預(yù)充電過(guò)程需消耗電流n需要時(shí)鐘控制信號(hào)n需要保持輸出高電平：電荷泄漏、電荷分享、背柵耦合、時(shí)鐘

25、反饋等問(wèn)題使輸出高電平保持時(shí)間有限63精選ppt7.6 動(dòng)態(tài)CMOS電路 實(shí)例:NAND4(1)預(yù)充電至高電平SPICE仿真結(jié)果：計(jì)算條件為當(dāng)CLK=1時(shí)，所有的in=1尺寸放大可減少tpre，但會(huì)增加時(shí)鐘負(fù)載64精選ppt7.6 動(dòng)態(tài)CMOS電路 實(shí)例:NAND4(2)4輸入動(dòng)態(tài)CMOS的DC和AC參數(shù)全邏輯擺幅低噪聲容限低至高延時(shí)為0 預(yù)充電需要時(shí)間65精選ppt7.6 動(dòng)態(tài)CMOS電路 輸入毛刺對(duì)輸出的影響圖6.53左，所有In聯(lián)到一起假定輸入出現(xiàn)0VG的毛刺求值時(shí)間很短時(shí)，輸入毛刺會(huì)影響輸出電平，即輸入毛刺電壓越大，輸出電平越小GVoutV66精選ppt7.6 動(dòng)態(tài)CMOS電路 版圖:

26、NAND3cbaf控制門加入nFET尺寸 tf67精選ppt7.6 動(dòng)態(tài)CMOS電路 版圖:NAND468精選ppt7.6 動(dòng)態(tài)CMOS電路 信號(hào)完整性問(wèn)題n電荷泄漏n電荷分享n電容耦合n互連串?dāng)_n少子電荷注入n電源噪聲69精選ppt7.6 動(dòng)態(tài)CMOS電路 電荷泄漏:問(wèn)題亞閾區(qū)漏電漏pn結(jié)漏電min/101ftfTtVVVVACLKhhoutoutDDout時(shí)鐘頻率）于時(shí)鐘周期（保持高電平的時(shí)間應(yīng)大逐漸衰減隨時(shí)間漏電流應(yīng)保持不變。但因存在時(shí)，輸出處于高阻態(tài)，且壓上最終穩(wěn)定在一個(gè)中間電的漏電流的漏電流outoutpoutVVMVM170精選ppt7.6 動(dòng)態(tài)CMOS電路 電荷泄漏:實(shí)例動(dòng)態(tài)CM

27、OS反相器m25. 0/m5 . 0所有器件尺寸均為最后Vout的穩(wěn)定電壓若小于扇出邏輯門的開關(guān)閾值，就會(huì)導(dǎo)致錯(cuò)誤的輸出71精選ppt7.6 動(dòng)態(tài)CMOS電路 電荷泄漏:對(duì)策 常通上拉器件，為負(fù)載電容補(bǔ)充電荷，尺寸較小以削弱因此而產(chǎn)生的有比問(wèn)題及靜態(tài)功耗上拉器件僅在輸出為高電平時(shí)接通，為負(fù)載電容補(bǔ)充電荷，無(wú)靜態(tài)功耗靜態(tài)泄漏器（Static bleeder）電平恢復(fù)器（Level Restorer）72精選ppt7.6 動(dòng)態(tài)CMOS電路 電荷分享:概念電荷分享電荷分享（Charge sharing）nFET之間的寄生電容與負(fù)載電容分享放電電荷和充電電荷，導(dǎo)致輸出電壓衰減時(shí)鐘上升沿前：Ma、 Mb

28、均截止，CL上電荷充滿，以保持其高電平時(shí)鐘上升沿后： Ma導(dǎo)通，Mb截止，CL上的電荷在CL和CA間重新分配，使Vout有所下降MaCLClkClkCACBB=0AOutMpMeMbNAND2一般在串聯(lián)PDN中才會(huì)出現(xiàn)這種效應(yīng)。在右邊這個(gè)例子中，一個(gè)nFET導(dǎo)通、一個(gè)nFET截止73精選ppt7.6 動(dòng)態(tài)CMOS電路 電荷分享:NAND2分析(1)B 0ClkXCLCaCbAOutMpMaVDDMbClkMe)0 , 1 (),BA最壞情形：（DDfoutxoutDDLXDDoutVVVtVtVVCQVVV最終：之中：初始：)(,)(, 0)0(,)0(,TnDDLaDDfoutTnDDLaD

29、DfTnDDafLDDLaTnDDxTnDDfVVCCVVVVVCCVVVVCVCVCQMVVVVVV，電荷再分配后電荷再分配前導(dǎo)通，則以確保，則若DDLaaDDfoutDDaLLffaLDDLfxTnDDfVCCCVVVVCCCVVCCVCQVVVVV，電荷再分配后電荷再分配前則，則若)(,74精選ppt7.6 動(dòng)態(tài)CMOS電路 電荷分享:NAND2分析(2)B 0ClkXCLCaCbAOutMpMaVDDMbClkMe)2(,) 1 (,為上述情形時(shí)，當(dāng)為上述情形時(shí)，當(dāng)代入上式可知將TnoutTnDDTnLaTnoutTnDDTnLaTnoutVVVVVCCVVVVVCCVV翻轉(zhuǎn)重者導(dǎo)致后

30、級(jí)出現(xiàn)錯(cuò)誤功耗輕者導(dǎo)致本級(jí)出現(xiàn)靜態(tài)outV盡可能地小故要求通常希望LaTpTnoutCCVVV|,| ,75精選pptC1、C2與Cout分享放電電荷求值期7.6 動(dòng)態(tài)CMOS電路 電荷分享:NAND3分析)0 , 1 , 1 (),cba輸入（最壞情形：foutfoutoutDDoutDDoutVCCCQiVVVViVVVVCQVVVV), 0, 0,21212121（終止，電流最終：形成電流之中：開始：求值期DDDDoutoutffoutDDoutVVCCCCVVCCCV2121)(C電荷守恒原理21CCCVoutout 盡量小，就要求的發(fā)為了使電荷分享效應(yīng)引TnoutVV假定：76精選p

31、pt7.6 動(dòng)態(tài)CMOS電路 電荷分享:XNOR3分析) 1 , 0 , 1 (),1 , 1 , 0(),CBA（最壞情形：V94. 0輸出電壓變化：因電荷分享導(dǎo)致的V56. 194. 05 . 2開關(guān)閾值：要求負(fù)載反相器的CBAy77精選ppt7.6 動(dòng)態(tài)CMOS電路 電荷分享:對(duì)策M(jìn)pMeVDDOutABMaMbMblMpMeVDDOutABMaMbMbl(b) Precharge of internal nodes(a) Static bleeder 為內(nèi)部寄生電容預(yù)充電，但會(huì)增加面積和電容78精選ppt14M021OutOutIn使漏電容耦合源及柵的柵通過(guò)過(guò)程：門有少量靜態(tài)功耗靜態(tài)過(guò)

32、多會(huì)導(dǎo)致求值錯(cuò)誤；不能降至作用：NAND1OV02Outut7.6 動(dòng)態(tài)CMOS電路 電容耦合:背柵耦合動(dòng)態(tài)NAND2靜態(tài)NAND2(A,B)=(0,0)Out1=1(高阻態(tài)）VoltageTime, nsClkInOut1Out2背柵耦合Backgate Coupling出現(xiàn)在動(dòng)態(tài)電路與靜態(tài)電路級(jí)聯(lián)的情形中79精選ppt)(1OMpDDVutCLK有所上升電容耦合使漏的柵上升沿通過(guò)過(guò)程：閂鎖誘發(fā)；襯底漏電流襯底結(jié)正偏的漏作用：CMOS-Mp7.6 動(dòng)態(tài)CMOS電路 電容耦合:時(shí)鐘饋通(1)動(dòng)態(tài)NAND2靜態(tài)NAND2(A,B)=(0,0)Out1=1(高阻態(tài)）VoltageTime, nsC

33、lkInOut1Out280精選ppt7.6 動(dòng)態(tài)CMOS電路 電容耦合:時(shí)鐘饋通(2)ClkClkIn1In2In3In4OutIn &ClkOutTime, nsVoltageClock feedthroughClock feedthrough時(shí)鐘的上升沿和下降沿均會(huì)引發(fā)時(shí)鐘饋通效應(yīng)81精選ppt7.7 多米諾邏輯 動(dòng)態(tài)CMOS的串級(jí)問(wèn)題ClkClkOut1InMpMeMpMeClkClkOut2VtClkInOut1Out2VVTn保持保持101動(dòng)態(tài)CMOS門的輸入若出現(xiàn)10的翻轉(zhuǎn)，就會(huì)導(dǎo)致預(yù)充電電荷的損失 要避免這種損失，應(yīng)使動(dòng)態(tài)CMOS門在求值時(shí)只出現(xiàn)01的翻轉(zhuǎn)，方法是在預(yù)充

34、電期間置所有的輸入為0且無(wú)法恢復(fù)已損失了，但此時(shí)停止截止直至導(dǎo)通之前的延時(shí)期內(nèi)，求值：在預(yù)充電：V2Out2MOut1;2M101Out2,10CLK22OutVOutVoutVoutVoutTnTnDDDD10M2M1在動(dòng)態(tài)CMOS單元之間加1個(gè)反相器（多米諾單元）82精選ppt7.8 多米諾邏輯 多米諾邏輯單元構(gòu)成基本動(dòng)態(tài)邏輯基本動(dòng)態(tài)邏輯靜態(tài)反相器靜態(tài)反相器在基本動(dòng)態(tài)邏輯門基礎(chǔ)上加一個(gè)靜態(tài)反相器，即構(gòu)成多米諾邏輯（Domino Logic）83精選ppt7.8 多米諾邏輯 多米諾邏輯的級(jí)聯(lián)In1In2PDNIn3MeMpClkClkOut1In4PDNIn5MeMpClkClkOut2Mk

35、p1 11 00 00 11 11 084精選pptn優(yōu)點(diǎn)n無(wú)預(yù)充電荷損失：預(yù)充電之后所有單元的輸入都被置為0，故只能有01翻轉(zhuǎn)n抗噪聲能力強(qiáng)：輸出反相器可根據(jù)扇出來(lái)優(yōu)化n開關(guān)速度非常快：只有輸出上升沿的延時(shí)（tpHL=0），預(yù)充電、求值時(shí)的負(fù)載電容均為內(nèi)部電容n抵抗電荷泄漏能力強(qiáng)：反相器加1個(gè)pMOS管即可構(gòu)成電平恢復(fù)器n缺點(diǎn)n非反相門，難以實(shí)現(xiàn)諸如XOR、XNOR這樣需要NOT運(yùn)算的邏輯n必須有時(shí)鐘n輸出有電荷泄漏及電荷分享等寄生效應(yīng)7.8 多米諾邏輯 特點(diǎn)85精選pptAND2電路OR2電路AND3版圖 多米諾邏輯門實(shí)例多米諾邏輯門實(shí)例7.8 多米諾邏輯 基本邏輯門86精選ppt0,03

36、21置使所有的同時(shí)進(jìn)行預(yù)充電：f、C、CC諾骨牌”依次進(jìn)行，有如“多米求值：3211、f、ff7.8 多米諾邏輯 邏輯鏈構(gòu)成87精選ppt只有當(dāng)所有前級(jí)的電平轉(zhuǎn)換已完成，本級(jí)才會(huì)有動(dòng)作。7.8 多米諾邏輯 名稱由來(lái)ClkClkIniPDNInjIniInjPDNIniPDNInjIniPDNInj88精選ppt7.8 多米諾邏輯 取消求值管:好處 在預(yù)充電期間，多米諾門的輸入恒為0，故可取消求值管，可以減少時(shí)鐘負(fù)載（為原來(lái)的1/2），并提高下拉的驅(qū)動(dòng)能力（減少1個(gè)串聯(lián)FET）MpMeVDDPDNClkIn1In2In3Out1ClkMpMeVDDPDNClkIn4ClkOut2MrVDDInp

37、uts = 0during prechargeCan be eliminated!89精選ppt7.8 多米諾邏輯 取消求值管:壞處延長(zhǎng)預(yù)充電周期：預(yù)充電需通過(guò)邏輯鏈傳播，僅當(dāng)out1預(yù)充電完畢并使In2轉(zhuǎn)為0時(shí)，out2才能開始預(yù)充電，依此類推存在額外功耗：上拉器件和下拉器件有可能同時(shí)導(dǎo)通VDDClkMpOut1In11 0VDDClkMpOut2In2In31 00 10 11 0VDDClkMpOutnInn0 11 090精選ppt上的電荷提供一個(gè)電流來(lái)補(bǔ)充始終導(dǎo)通xGCVMK0電荷的釋放上不至于過(guò)多影響弱導(dǎo)通很小xCLW MK/7.8 多米諾邏輯 電荷保持電路191精選ppt加速充電

38、提供附加充電電流導(dǎo)通較大充電時(shí)， MKxxVC不影響放電不提供附加電流不導(dǎo)通較小放電時(shí)， MKxxVC7.8 多米諾邏輯 電荷保持電路292精選ppt7.8 多米諾邏輯 實(shí)現(xiàn)反相邏輯:重構(gòu)邏輯93精選ppt7.8 多米諾邏輯 實(shí)現(xiàn)反相邏輯:差分多米諾ABMeMpClkClkOut = ABABMkpClkOut = ABMkpMp1 01 0onoffn優(yōu)點(diǎn)：同時(shí)實(shí)現(xiàn)同相和反相邏輯，無(wú)比邏輯n缺點(diǎn)：需要雙軌信號(hào)，動(dòng)態(tài)功耗較大（每個(gè)時(shí)鐘周期必定有一次翻轉(zhuǎn)）AND2/NAND2門94精選ppt單個(gè)邏輯門多個(gè)輸出端實(shí)現(xiàn)多個(gè)邏輯用于F、G間節(jié)點(diǎn)的預(yù)充電GFf27.8 多米諾邏輯 多輸出多米諾邏輯:結(jié)構(gòu)

39、用于輸出節(jié)點(diǎn)的預(yù)充電MODL：Multiple-output domino logic本電路常用于超前進(jìn)位加法器中95精選ppt7.8 多米諾邏輯 多輸出多米諾邏輯:實(shí)例n每個(gè)內(nèi)部節(jié)點(diǎn)均需預(yù)充電n需被別的邏輯調(diào)用的子邏輯置于PDN下端n求值晶體管數(shù)大大減少96精選ppt7.8 多米諾邏輯 組合多米諾邏輯:實(shí)例ABCO 1DEFO 2GHO 3GHABCDEFO97精選ppt7.8 多米諾邏輯 np-CMOS:結(jié)構(gòu)In1In2PDNIn3MeMpClkClkOut1In4PUNIn5MeMpClkClkOut2(to PDN)1 11 00 00 1n無(wú)串級(jí)問(wèn)題：n塊輸入只允許 0 1翻轉(zhuǎn)，p塊

40、輸入只允許1 0翻轉(zhuǎn)n速度較慢：如不增加額外的面積，p塊比n塊慢預(yù)充電管求值控制管求值控制管預(yù)放電管n塊p塊nMOS下拉鏈pMOS上拉鏈98精選pptVDDCi0A0B0B0A0VDDB1A1VDDA1B1Ci1Ci2Ci0Ci0B0A0B0S0A0VDDVDDVDDB1Ci1B1A1A1VDDS1Ci17.8 多米諾邏輯 np-CMOS:實(shí)例2位全加器計(jì)算進(jìn)位計(jì)算和n塊n塊p塊p塊99精選pptIn1In2PDNIn3MeMpClkClkOut1In4PUNIn5MeMpClkClkOut2(to PDN)to otherPDNsto otherPUNs7.8 多米諾邏輯 np-CMOS:N

41、ORA邏輯若要將n塊直接連到n塊，仍需加反相器，如多米諾邏輯一樣100精選pptn定義n單軌邏輯：輸入變量0或1，輸出變量0或1，單個(gè)出現(xiàn)n雙軌邏輯：輸入變量 、 ，輸出變量 、 ，成對(duì)出現(xiàn)n舉例（AND2）n單軌邏輯：輸入a、b，輸出abn雙軌邏輯：輸入a、 、b、 ，輸出ab、 7.9 雙軌邏輯電路 定義XXffabab101精選pptn優(yōu)點(diǎn)優(yōu)點(diǎn)n速度快；大約是單軌電路的2倍n同時(shí)實(shí)現(xiàn)非反相邏輯和反相邏輯n缺點(diǎn)缺點(diǎn)n輸入、輸出數(shù)加倍n電路復(fù)雜，布線開銷大，設(shè)計(jì)難度高dtdxdtxddtdxdtxddtdxdxdfxxfxx2,則若7.9 雙軌邏輯電路 特點(diǎn)102精選pptf7.9 雙軌邏輯

42、電路 DCVSL:結(jié)構(gòu)Sw1和Sw2互補(bǔ)，一個(gè)斷開，另一個(gè)必閉合使輸出結(jié)果保持到輸入發(fā)生變化時(shí)為止 差分串聯(lián)電壓開關(guān)差分串聯(lián)電壓開關(guān)邏輯邏輯103精選ppt邏輯與電路對(duì)稱7.9 雙軌邏輯電路 DCVSL:實(shí)例104精選ppt 以nFET邏輯對(duì)為基本單元，堆疊形成各種邏輯7.9 雙軌邏輯電路 DCVSL:結(jié)構(gòu)化設(shè)計(jì)105精選ppt 用nFET對(duì)構(gòu)成邏輯樹7.9 雙軌邏輯電路 DCVSL:結(jié)構(gòu)化設(shè)計(jì)實(shí)例1106精選ppt7.9 雙軌邏輯電路 DCVSL:結(jié)構(gòu)化設(shè)計(jì)實(shí)例2具有3層邏輯樹的動(dòng)態(tài)CVSL電路107精選ppt課本（上一頁(yè)）（1）列出輸入端對(duì)應(yīng)的層次（2）真值表為“1” 對(duì)應(yīng)于 通路相連接，

43、而真值表為“0”對(duì)應(yīng)于f=0的通路相連接108精選pptfabaa7.9 雙軌邏輯電路 CPL :AND/NANDa保證a=0時(shí)f=0保證全軌輸出 互補(bǔ)傳輸管邏輯（互補(bǔ)傳輸管邏輯（ Complimentary Pass transistor Logic）fabaaabfaaabaababfabaaab109精選ppt7.9 雙軌邏輯電路 CPL: OR/XOR電路結(jié)構(gòu)相同，只是輸入變量組合不同fabaaabfaaababab110精選ppt7.9 雙軌邏輯電路 CPL: NAND4XABBBABXABBBABAB111精選ppt7.9 雙軌邏輯電路 CPL:特點(diǎn)n優(yōu)點(diǎn)n電路形式簡(jiǎn)潔n單元版圖可

44、以復(fù)用n缺點(diǎn)n存在閾值電壓損失n輸入變量可能需要驅(qū)動(dòng)1個(gè)以上的FET112精選ppt7.10 CMOS邏輯電路比較 數(shù)據(jù)有比/無(wú)比靜態(tài)功耗晶體管數(shù)目芯片面積（m2)傳播延時(shí)（nsec)靜態(tài)CMOS無(wú)比無(wú)85330.61準(zhǔn)nMOS有比有52881.49CPL 無(wú)比無(wú)128000.75動(dòng)態(tài)CMOS無(wú)比無(wú)61220.37注：數(shù)字比較以NAND4為例。113精選ppt7.10 CMOS邏輯電路比較 優(yōu)缺點(diǎn)實(shí)現(xiàn)電路優(yōu)點(diǎn)缺點(diǎn)靜態(tài)CMOS穩(wěn)定性好，噪聲容限高，適合EDA設(shè)計(jì)晶體管數(shù)多，大扇入時(shí)面積大準(zhǔn)nMOS電路簡(jiǎn)單，晶體管數(shù)少噪聲容限小，有靜態(tài)功耗，有比邏輯動(dòng)態(tài)CMOS速度快，面積小定時(shí)刷新對(duì)電路最低頻率

45、有限制，存在電荷泄漏等寄生效應(yīng)114精選ppt本章作業(yè)n課本272頁(yè)9.11，9.12，9.15，9.16115精選ppt7.11 多路選擇器 2選1 MUX:功能描述符號(hào)符號(hào)選擇端輸出端輸入端spspf10邏輯表達(dá)式邏輯表達(dá)式行為描述行為描述116精選pptNAND2NAND2實(shí)現(xiàn)實(shí)現(xiàn)傳輸門實(shí)現(xiàn)傳輸門實(shí)現(xiàn)傳輸管實(shí)現(xiàn)傳輸管實(shí)現(xiàn)16個(gè)FET8個(gè)FET,但寄生電容、電阻大延遲大8個(gè)FET，版圖布線面積小，需在輸出端加非門把輸出高電平從VDD-VTn恢復(fù)到VDD7.11 多路選擇器 2選1 MUX:電路實(shí)現(xiàn)117精選ppt符號(hào)符號(hào)選擇端輸出端輸入端013012011010sspsspsspsspf邏

46、輯表達(dá)式邏輯表達(dá)式行為描述行為描述7.11 多路選擇器 4選1 MUX:功能描述118精選ppt門級(jí)描述門級(jí)描述門級(jí)實(shí)現(xiàn)（基于門級(jí)實(shí)現(xiàn)（基于NANDNAND）7.11 多路選擇器 4選1 MUX:門級(jí)實(shí)現(xiàn)119精選ppt管級(jí)描述管級(jí)描述nMOSnMOS管級(jí)實(shí)現(xiàn)管級(jí)實(shí)現(xiàn)W0W1W2W3W_OW_x7.11 多路選擇器 4選1 MUX:管級(jí)實(shí)現(xiàn)120精選pptnMOSnMOS版圖版圖nMOSnMOS電路圖電路圖7.11 多路選擇器 4選1 MUX:物理版圖121精選ppt7.11 多路選擇器 4選1 MUX:CMOS實(shí)現(xiàn)122精選ppt位級(jí)實(shí)現(xiàn)位級(jí)實(shí)現(xiàn)符號(hào)符號(hào)行為描述行為描述7.11 多路選擇器 8bit 2選1 MUX:邏輯123精選ppt用8個(gè)1bit 2:1MUX構(gòu)成1個(gè)8bit2:1MUX7.11 多路選擇器 8bit 2選1 MUX:版圖124精選pptn:m MUXn:m MUX：通過(guò)m位選擇字，將n個(gè)輸入中的一個(gè)選送到輸出f)(log22nmnm