eda pld寧波工程學(xué)院 參考

1、1FPGA和CPLD通常也被稱為 .可編程    專用IC。2      將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實(shí)現(xiàn)的模塊組合裝配的過程。 (  B )     A.程序  B.綜合  C.編譯  D.匯編 3EDA技術(shù)采用自頂向下的設(shè)計(jì)方法，是在整個設(shè)計(jì)流程中各設(shè)計(jì)環(huán)節(jié)_的過程。 ( 

2、60;B )     A.分散處理  B.逐步求精  C.綜合處理  D.集中處理 4ASIC設(shè)計(jì)的全定制方法是一種基于晶體管級的，         設(shè)計(jì)版圖的制造方法。 ( D  )     A.機(jī)器  B.半自動  C.自動  

3、;D.手工 5IP核具有規(guī)范的接口協(xié)議，良好的可移植與    性，為系統(tǒng)開發(fā)提供了可靠的保證。 ( C  )     A.不可下載  B.下載  C.可測試  D.不可測試 6GAL、CPLD之類都是基于乘積項(xiàng)的可編程結(jié)構(gòu)；即包含有可編程與陣列和     的PAL（可編程陣列邏輯）器件構(gòu)成。 ( B 

4、0;)     A.不固定的或陣列  B.固定的或陣列  C.EEPROM  D.SRAM 7FPGA可編程資源主要來自           。 (  B )     A.EEPROM   B.邏輯陣列塊LAB   C.

5、PLL   D.LUT 8 IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為_。D A .瘦IP B.固IP C.胖IP D.都不是  9 綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對綜合的描述中，_是錯誤的。D A. 綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程； B. 綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA /&#

6、160;CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件； C. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束； D. 綜合可理解為一種映射過程，并且這種映射關(guān)系是唯一的，即綜合結(jié)果是唯一的。 7 子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；指出下列哪些方法是面積優(yōu)化_。B 流水線設(shè)計(jì) 資源共享 邏輯優(yōu)化 串行化 寄存器配平 關(guān)鍵路徑法 A.  B.  C. 

7、; D.   8大規(guī)模可編程器件主要有FPGA、CPLD兩類，下列對FPGA結(jié)構(gòu)與工作原理的描述中，正確的是_C_。 A. FPGA全稱為復(fù)雜可編程邏輯器件； B. FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件； C. 基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；9下列那個流程是正確的基于EDA軟件的FPGA / CPLD設(shè)計(jì)流程B原理圖/HDL文本輸入功能仿真綜合適配編程下載硬件測試10按結(jié)構(gòu)分類，高密度PLD分為兩大類。其中_CPLD_基于EPROM、E2PRO

8、M和快閃存儲器件，系統(tǒng)斷電后編程信息_不丟失_； _FPGA_采用SRAM結(jié)構(gòu)，系統(tǒng)掉電后編程信息_丟失_。 2、 構(gòu)成一個完整的VHDL語言程序的五個基本結(jié)構(gòu)是_實(shí)體_，_結(jié)構(gòu)體_，_配置_，_程序包_，_庫_。 11、 將硬件描述語言轉(zhuǎn)化為硬件電路的重要工具軟件稱為_HDL綜合器_。  時序仿真是在選擇了具體器件并完成布局、布線之后進(jìn)行的時序關(guān)系仿真，因此又稱為_后仿真_12 CPLD的可編程是主要基于什么結(jié)構(gòu)：。（D ） A .查找表（LUT）； B. ROM可編程； C. PAL可編程； D. 與或陣列可編程13 IP核在ED

9、A技術(shù)和開發(fā)中具有十分重要的地位，以HDL方式提供的IP被稱為：。（ ） A. 硬IP； B. 固IP； C. 軟IP； D. 都不是14 流水線設(shè)計(jì)是一種優(yōu)化方式，下列哪一項(xiàng)對資源共享描述正確_ 。 A. 面積優(yōu)化方法，不會有速度優(yōu)化效果 B. 速度優(yōu)化方法，不會有面積優(yōu)化效果 C. 面積優(yōu)化方法，可能 會有速度優(yōu)化效果 D. 速度優(yōu)化方法，可能會有面積優(yōu)化效果15基于EDA軟件的FPGA/CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入_A_綜合適配_B_編程下載硬件測試。P14 A. 功能仿真     B. 時序仿

10、真 C. 邏輯綜合     D. 配置 16. IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為_A_。P25 A. 軟IP      B. 固IP C. 硬 IP      D. 全對 17 綜合是EDA設(shè)計(jì)流程的關(guān)鍵

11、步驟，在下面對綜合的描述中，_D_是錯誤的。P15 A. 綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程。 B. 綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件 C. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束。 D. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）。 18 . 大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，其中

12、CPLD通過_A_實(shí)現(xiàn)其邏輯功能。P42 A. 可編程乘積項(xiàng)邏輯   B. 查找表（LUT） C. 輸入緩沖     D. 輸出緩沖 19. VHDL語言是一種結(jié)構(gòu)化設(shè)計(jì)語言；一個設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述_B_。P274 A. 器件外部特性    B. 器件的內(nèi)部功能    C. 器件外部

13、特性與內(nèi)部功能 D. 器件的綜合約束 20電子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；下列方法中_A_不屬于面積優(yōu)化。P238 A. 流水線設(shè)計(jì)    B. 資源共享 C. 邏輯優(yōu)化     D. 串行化 21 狀態(tài)機(jī)編碼方式中，其中_A_占用觸發(fā)器較多，但其簡單的編碼方式可減少狀態(tài)譯碼組合邏輯資源，且易于控制非法狀態(tài)。P221 A.&

14、#160;一位熱碼編碼    B. 順序編碼 C. 狀態(tài)位直接輸 出型編碼  D. 格雷碼編碼什么是eda以大規(guī)模可編程邏輯器件為設(shè)計(jì)的載體，以硬件描述語言（HDL）為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)模可編程邏輯器件的開發(fā)軟件（MAX+PLUS II、QUARTUS II、ispEXPERT、FOUNDATION等）及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，自動完成用軟件方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至對特定目標(biāo)芯片的適配、編譯、編程下載等

15、工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒ˋSIC）的一門新技術(shù)。綜合過程就是將設(shè)計(jì)者在EDA平臺上編輯輸入的HDL文本、原理圖或狀態(tài)圖形描述，依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至更底層的電路描述網(wǎng)表文件。綜合后的電路網(wǎng)表文件不依賴任何硬件環(huán)境，可以獨(dú)立的存在，輕易的移植到ASIC、FPGA等硬件環(huán)境中；非機(jī)械性的翻譯，而是根據(jù)設(shè)計(jì)庫、工藝庫和預(yù)先設(shè)置的各類約束條件，選擇最優(yōu)的方式完成電路結(jié)構(gòu)（相同的VHDL描述，綜合器可用不同的電路結(jié)構(gòu)實(shí)現(xiàn)，具有能動性和創(chuàng)造性）FPGA/CPLD的工作設(shè)計(jì)流程：原理圖/VHDL文本編輯，綜合（邏輯綜合），適配（

16、結(jié)構(gòu)綜合），時序與功能仿真，編程下載，硬件測試。與軟件描述語言相比，VHDL設(shè)計(jì)的程序不依賴于特定的硬件環(huán)境，可移植。自頂向下設(shè)計(jì)步驟：設(shè)計(jì)說明 建立vhdl行為仿真模型 vhdl行為仿真 vhdl-rtl級建模 前端功能仿真 邏輯綜合 測試向量生成 功能仿真 結(jié)構(gòu)綜合 門級時序仿真 硬件測試 設(shè)計(jì)完成。FPGA的中文含義是：  現(xiàn)場可編程門陣列CPLD的一般采用   與或陣列          結(jié)構(gòu)而FPGA的一般采用 查找表

17、0;      結(jié)構(gòu)。1. 當(dāng)前最流行的并成為IEEE標(biāo)準(zhǔn)的硬件描述語言包括  VHDL語言  和 Verilog HDL語言 。 2. EDA中文全稱是  電子設(shè)計(jì)自動化 。IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位，IP指的是   知識產(chǎn)權(quán)核或知識產(chǎn)權(quán)模塊     。 3. 將硬件描述語言轉(zhuǎn)化為硬件電路

18、的重要工具軟件稱為 HDL綜合器     。P21 4. 一般情況下，F(xiàn)PGA是基于  與或陣列      的可編程邏輯結(jié)構(gòu)，CPLD是基于        查找表  的可編程邏輯結(jié)構(gòu)。P28 5. EDA仿真過程中主要涉及   時序 仿真和 功能 仿真。

19、60;6. EDA的優(yōu)化設(shè)計(jì)主要是進(jìn)行 資源 優(yōu)化和速度優(yōu)化，其中速度優(yōu)化主要有 流水線設(shè)計(jì) 、 寄存器配平 和 關(guān)鍵路徑法  等三種優(yōu)化方法。P326 7. VHDL子程序有  PROCEDURE  、 FUNCTION 兩類。P230 8. EDA的中文全稱為_電子設(shè)計(jì)自動化_，HDL為 _硬件描述語言_。 9. 基于EDA軟件的FPGA / 

20、CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入_功能仿真_綜合適配_時序仿真_編程下載硬件測試。 10. FPGA中文全稱是_現(xiàn)場可編程門陣列_，CPLD中文全稱是_復(fù)雜可編程邏輯器件_。其中_CPLD_是基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu)，_FPGA_是基于查找表的可編程邏輯結(jié)構(gòu)。P28 11. VHDL語言按照執(zhí)行順序的不同可以分為_順序語句_和 并行語句_語句。 12. 在仿真延時中，y <= x AFTER 20ns 中的20ns指的是_固有_延時, y<=

21、 TRANSPORT x AFTER 20 ns中的20ns指的是 _傳輸_延時。P151 13. 資源優(yōu)化主要有_資源共享_、_邏輯優(yōu)化_和 _串行化_等三種優(yōu)化方式。P326 一、 問答題 1 與傳統(tǒng)電子設(shè)計(jì)方法相比，EDA采什么設(shè)計(jì)方法？比較這兩種設(shè)計(jì)方法的區(qū)別？ 答：EDA采用自頂向下的設(shè)計(jì)方法 手工設(shè)計(jì)方法缺點(diǎn)：  1)設(shè)計(jì)、調(diào)試十分困難。2)查找和修改十分不便。3)大量文檔，不易管理。4)可移植性差。 &

22、#160;5)只有在設(shè)計(jì)出樣機(jī)或生產(chǎn)出芯片后才能進(jìn)行實(shí)測。 EDA技術(shù)有很大不同：  1)采用硬件描述語言作為設(shè)計(jì)輸入。2)庫(Library)的引入。3)設(shè)計(jì)文檔的管理。  4)強(qiáng)大的系統(tǒng)建模、電路仿真功能。5)具有自主知識產(chǎn)權(quán)。 6)標(biāo)準(zhǔn)化、規(guī)范化及IP核的可利用性。7)自頂向下設(shè)計(jì)方案。8)自動設(shè)計(jì)、仿真和測試技術(shù)。9)對設(shè)計(jì)者的硬件知識、經(jīng)驗(yàn)要求低。10)高速性能好（與以CPU為主的電路系統(tǒng)相比） 。11)純硬件系統(tǒng)的高可靠性。.1、試比較電子系統(tǒng)傳統(tǒng)設(shè)計(jì)方法和采用EDA技術(shù)設(shè)計(jì)方法的區(qū)別?答：傳統(tǒng)方法采用的是從下至

23、上設(shè)計(jì)方法，使用的是通用邏輯元、器件，只能在系統(tǒng)硬件設(shè)計(jì)的后期進(jìn)行仿真和調(diào)試，它的主要設(shè)計(jì)文件是電原理圖；（2分）EDA方法采用的是自上至下設(shè)計(jì)方法，使用的可編程邏輯器件，在.系統(tǒng)設(shè)計(jì)的早期即可進(jìn)行仿真和修改，它有多種設(shè)計(jì)文件，發(fā)展趨勢以 HDL描述文件為主，能顯著降低硬件電路設(shè)計(jì)難度。（3分） 2 簡述EDA設(shè)計(jì)流程。 答：設(shè)計(jì)輸入  綜合   適配  仿真  下載   硬件測試 3 根據(jù)編程方式的不同， PLD器

24、件可以分為哪幾類？ 熔絲型器件；反熔絲型器件；EPROM型；EEPROM型；SRAM型；Flash型1. 什么是自頂向下的設(shè)計(jì)方法？與傳統(tǒng)電子設(shè)計(jì)方法相比有什么優(yōu)點(diǎn)？ 答：自頂向下就是在整個設(shè)計(jì)流程中各個設(shè)計(jì)流程逐步求精的過程，即是從高抽象級別到低抽象級別的整個設(shè)計(jì)周期。  優(yōu)點(diǎn)：在整個設(shè)計(jì)過程中不必太注意目標(biāo)器件的設(shè)計(jì)細(xì)節(jié)。 2. 在FPGA 設(shè)計(jì)過程中，綜合的含義是什么？主要有哪幾種類型的綜合？ 答：綜合：將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換成為低層次的便于具體實(shí)現(xiàn)的模塊組合裝配的過程。 &

25、#160;有語言綜合、行為綜合、邏輯綜合、結(jié)構(gòu)綜合 3. EDA技術(shù)最終實(shí)現(xiàn)目標(biāo)的ASIC可以通過哪三種途徑完成？ 答：門陣法  標(biāo)準(zhǔn)單元法   可編輯邏輯器件控制法 簡述CPLD和FPGA的結(jié)構(gòu)特點(diǎn)與應(yīng)用特性。 答：結(jié)構(gòu)特點(diǎn)： （1）CPLD：復(fù)雜可編程邏輯器件，F(xiàn)PGA：現(xiàn)場可變成門陣列；（1分） （2）CPLD：邏輯單元主要由“與或”陣列構(gòu)成，采用E EPROM；FPGA：邏輯單元主要由靜態(tài)存儲器構(gòu)成，即主體為查找表；（1分） （3）CPLD：基于乘

26、積項(xiàng)技術(shù)的確定型結(jié)構(gòu)，F(xiàn)PGA：基于查找表技術(shù)的統(tǒng)計(jì)型結(jié)構(gòu)；（1分） （4）CPLD：5500  50000門，F(xiàn)PGA：1K  10M 門 。（1分） 實(shí)際應(yīng)用特性： （1）CPLD：適用于邏輯密集型中小規(guī)模電路，F(xiàn)PGA適用于數(shù)據(jù)密集型大規(guī)模電路；（1分）（2）CPLD：編程數(shù)據(jù)不丟失、延遲固定、時序穩(wěn)定，F(xiàn)PGA：編程數(shù)據(jù)斷電丟失，需用專用的 ROM 進(jìn)行數(shù)據(jù)配置，布線靈活，但時序特性不穩(wěn)定。（1分）1. FPGACPLD設(shè)計(jì)輸入 圖形 輸入 、 HDL文本 輸入，后這適合大規(guī)模

27、的電路設(shè)計(jì)，有很好的可移植性，可讀性強(qiáng)易于交流。2. EDA仿真分為： 功能仿真 ，又稱前仿真、系統(tǒng)級仿真或行為仿真，用于驗(yàn)證 系統(tǒng)的功能 ； 時序仿真 ，又稱后仿真、電路級仿真，用于驗(yàn)證 系統(tǒng)的時序特性、系統(tǒng)性能 。仿真是系統(tǒng)驗(yàn)證的主要手段，是整個電子設(shè)計(jì)過程中花費(fèi)時間最多的環(huán)節(jié)。3. 通常，將對CPLD 的下載稱為 編程(Program) ，對FPGA中的SRAM進(jìn)行直接下載的方式稱為 配置(Configure) 。EAB結(jié)構(gòu)特點(diǎn)及實(shí)現(xiàn)的主要功能？答：EAB結(jié)構(gòu)特點(diǎn)：嵌入式陣列塊（EAB）是FPGA器件內(nèi)專門用來存儲配置數(shù)據(jù)的結(jié)構(gòu), 是由一系列的嵌入式RAM單元構(gòu)成；每個EBA是一個獨(dú)立的

28、結(jié)構(gòu), 它具有共同的輸入、互連與控制信號；（2分）EAB實(shí)現(xiàn)的主要功能：EBA可以非常方便地實(shí)現(xiàn)一些規(guī)模不太大的RAM、ROM、FIFO或雙口RAM等功能塊的構(gòu)造；而當(dāng)EAB用來實(shí)現(xiàn)計(jì)數(shù)器、地址譯碼器、狀態(tài)機(jī)、乘法器、微控制器以及DSP等復(fù)雜邏輯時，每個EAB可以貢獻(xiàn)100到600個等效門；EAB可以單獨(dú)使用，也可組合起來使用。（3分）20利用狀態(tài)機(jī)進(jìn)行時序邏輯電路的設(shè)計(jì)有何優(yōu)點(diǎn)？ 21、狀態(tài)機(jī)的分類和基本結(jié)構(gòu)？20、（1）有限狀態(tài)機(jī)克服了純硬件數(shù)字系統(tǒng)順序方式控制不靈活的缺點(diǎn)；（2）狀態(tài)機(jī)的結(jié)構(gòu)模式相對簡單，狀態(tài)機(jī)容易構(gòu)成性能良好的同步時序邏輯模塊；（3）狀態(tài)機(jī)的VHDL表述豐富多

29、樣,層次分明，結(jié)構(gòu)清晰；（4）在高速運(yùn)算和控制方面，狀態(tài)機(jī)更有其巨大的優(yōu)勢；（5）就可靠性而言，狀態(tài)機(jī)的優(yōu)勢也是十分明顯的。 21、狀態(tài)機(jī)可分MOORE狀態(tài)機(jī)和MEALY狀態(tài)機(jī)?；窘Y(jié)構(gòu)包括：狀態(tài)定義和說明部分、主控時序進(jìn)程、主控組合進(jìn)程和輔助進(jìn)程。主控時序進(jìn)程的任務(wù)是負(fù)責(zé)狀態(tài)機(jī)運(yùn)轉(zhuǎn)和在時鐘驅(qū)動下負(fù)責(zé)狀態(tài)轉(zhuǎn)換的進(jìn)程。主控組合進(jìn)程的任務(wù)是根據(jù)外部輸入的控制信號（包括來自狀態(tài)機(jī)外部的信號和來自狀態(tài)機(jī)內(nèi)部其它非主控的組合或時序進(jìn)程的信號），或（和）當(dāng)前狀態(tài)的狀態(tài)值確定下一狀態(tài)（next_state）的取向，即next_state的取值內(nèi)容，以及確定對外輸出或?qū)?nèi)部其它組合或時序進(jìn)程輸出控制

30、信號的內(nèi)容。輔助進(jìn)程用于配合狀態(tài)機(jī)工作的組合進(jìn)程或時序進(jìn)程。1、什么是時序仿真？ 時序仿真，就是接近真實(shí)器件運(yùn)行特性的仿真，仿真文件中已包含了器件硬件特性參數(shù)，因而，仿真精度高 2、什么是功能仿真？ 功能仿真，是直接對HDL、原理圖描述或其他描述形式的邏輯功能進(jìn)行測試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求。簡述什么是硬件描述語言及其優(yōu)點(diǎn)。 所謂硬件描述語言就是可以描述硬件電路的功能、信號連接關(guān)系及定時關(guān)系的語言。它可以使電子系統(tǒng)設(shè)計(jì)者利用這種語言來描述自己的設(shè)計(jì)思想和電子系統(tǒng)的行為，并建立模型，然后利用eda工具進(jìn)行仿真，自動綜合到門級電路，再用A

31、SIC或CPLD/FPGA實(shí)現(xiàn)其功能。利用硬件描述語言可以方便地設(shè)計(jì)大型的電子系統(tǒng)，它們更接近用自然語言描述系統(tǒng)的行為，在設(shè)計(jì)過程中文字載體更適于傳遞和修改設(shè)計(jì)信息，并可以建立獨(dú)立于工藝的設(shè)計(jì)，此外還便于保存和重用。 簡述基于VHDL語言的工程設(shè)計(jì)的基本流程 1） 設(shè)計(jì)準(zhǔn)備：包括系統(tǒng)設(shè)計(jì)、設(shè)計(jì)方案論證和器件選擇等。 2） 設(shè)計(jì)輸入：由設(shè)計(jì)者利用EDA工具的文本編輯器或圖形編輯器對器件的邏輯功能進(jìn)行描述，以文本方式或圖形方式表達(dá)出來，進(jìn)行編輯和編譯，變成VHDL文件格式。 3） 設(shè)計(jì)實(shí)現(xiàn)：利用EDA軟件系統(tǒng)的綜合器進(jìn)行邏輯綜合

32、，然后進(jìn)行器件的布局、布線和適配，最后生成下載文件或位流數(shù)據(jù)文件。 4） 器件編程與配置：設(shè)計(jì)編譯好后，將數(shù)據(jù)文件通過編程器或下載電纜下載到目標(biāo)芯片F(xiàn)PGA/CPLD中。 5） 設(shè)計(jì)驗(yàn)證：在上述設(shè)計(jì)過程中，同時進(jìn)行驗(yàn)證過程，包括行為仿真、功能仿真、時序仿真和硬件仿真/器件測試  簡述PLD的幾種編程技術(shù)。 1） 熔絲和反熔絲編程技術(shù)：熔絲技術(shù)是用熔絲作為開關(guān)元件，這些開關(guān)元件平時處于連通狀態(tài)，加電編程時，在不需要連接處將熔絲熔斷，保留在器件內(nèi)的熔絲模式?jīng)Q定相應(yīng)器件的邏輯功能。反熔絲技術(shù)用逆熔絲作為開關(guān)元件。

33、0;2） 浮柵型電可寫紫外線擦除編程技術(shù)：主要采用雪崩注入MOS管和疊柵注入MOS管。 3） 浮柵型電可寫電擦除編程技術(shù)：此器件在采用浮柵編程技術(shù)的同時，采用了E2CMOS工藝。 4） SRAM編程技術(shù)：用一個靜態(tài)的RAM單元存儲通斷信號（0，1），再由存儲單元的狀態(tài)（0，1）去控制通路晶體管或傳輸門的導(dǎo)通與截止，以實(shí)現(xiàn)對電連接關(guān)系的編程。  簡述數(shù)字系統(tǒng)層次化設(shè)計(jì)與基本設(shè)計(jì)過程。 數(shù)字系統(tǒng)的設(shè)計(jì)可以分為四個層次，即系統(tǒng)級設(shè)計(jì)、電路級設(shè)計(jì)、芯片級設(shè)計(jì)和電路板級設(shè)計(jì)。相應(yīng)地從提出設(shè)計(jì)要求到完成系統(tǒng)成品，數(shù)字系統(tǒng)設(shè)計(jì)過

34、程可分為以下幾個設(shè)計(jì)步驟： 1） 系統(tǒng)設(shè)計(jì)：設(shè)計(jì)的最高層次，通常把系統(tǒng)功能逐步細(xì)分，運(yùn)用框圖與層次化的方法自頂向下進(jìn)行設(shè)計(jì)，再確定器件、電路等技術(shù)方案。 2） 電路設(shè)計(jì)：主要時確定實(shí)現(xiàn)系統(tǒng)功能的算法和電路形式，在電路級對系統(tǒng)的功能進(jìn)行描述。 3） 芯片設(shè)計(jì)：通過對芯片的設(shè)計(jì)與編程，實(shí)現(xiàn)電路設(shè)計(jì)所確定的算法和電路形式。 4） 電路板級設(shè)計(jì)：通常采用PCB設(shè)計(jì)軟件完成。 5） 電路調(diào)試和系統(tǒng)調(diào)試：目的時檢查設(shè)計(jì)中存在的問題。 6） 結(jié)構(gòu)設(shè)計(jì)：包括機(jī)箱和面板設(shè)計(jì)。 簡述CPLD和FPGA器件的基本結(jié)構(gòu)。 CPLD由可編程邏輯的功能塊圍繞一個位于中心、時延固定的可編程互連矩陣構(gòu)成。