DDR3內(nèi)存解析

1、DDR3內(nèi)存解析題材：售后/常見問題 知識編號：34928一、 引言二、 三通道技術(shù)簡介三、 DDR1、DDR2、DDR3內(nèi)存參數(shù)區(qū)別四、 DDR1、DDR2、DDR3外觀區(qū)別五、 DDR3與DDR2幾個主要的不同之處六、 DDR3內(nèi)存的技術(shù)改進(jìn)七、 咨詢中可能涉及到的問題一、 引言:為了配合CPU發(fā)揮出更加強(qiáng)大的性能，內(nèi)存技術(shù)在不斷地提升，經(jīng)歷過了EDO、SDRAM、DDR和DDR2時代。當(dāng)初CPU主頻達(dá)到450MHz時，當(dāng)時EDO內(nèi)存由于最快也只有50ns響應(yīng)時間，成為了整體性能提升的瓶頸，此時SDRAM的出現(xiàn)突破了這個瓶頸。而當(dāng)SDRAM的發(fā)展也成為瓶頸的時候，擁有雙倍速率，以2bit預(yù)

2、讀取的DDR（DDR SDRAM=Double Data Rate SDRAM）內(nèi)存登上歷史舞臺，并且發(fā)展到了今天的DDR2內(nèi)存。根據(jù)JEDEC標(biāo)準(zhǔn)的規(guī)定，DDR2內(nèi)存的起跳頻率是400MHz，也就是DDR內(nèi)存的上限標(biāo)準(zhǔn)頻率，上限標(biāo)準(zhǔn)頻率定在了800MHz。不過現(xiàn)面上DDR2 800規(guī)格的內(nèi)存已經(jīng)非常普及，1066Mhz頻率的內(nèi)存也為數(shù)不少，各大內(nèi)存廠商為了提升性能，無不在標(biāo)準(zhǔn)規(guī)則的基礎(chǔ)進(jìn)行再次沖擊。但由于DDR2內(nèi)存的自身的限制，DDR2 1333已經(jīng)是一個極限。為了突破內(nèi)存的瓶頸，Intel在發(fā)布P35主板時加入了對DDR3內(nèi)存的支持，當(dāng)時看來這是進(jìn)入DDR3時代一個很好的契機(jī)，不過最終由

3、于生產(chǎn)成本問題遲遲無法進(jìn)入消費(fèi)級市場。直到Intel集成了三通道內(nèi)存控制器的Core i7處理器發(fā)布，內(nèi)存才真正的進(jìn)入了DDR3時代.二、 三通道源自雙通道要說三通道內(nèi)存技術(shù)，我們可以追溯到雙通道內(nèi)存技術(shù)。說起雙通道內(nèi)存技術(shù)，也許很多人都聽說過，甚至熟悉其原理。雙通道內(nèi)存技術(shù)推出的最初目的也就是為了解決CPU總線帶寬和內(nèi)存帶寬不匹配之間的矛盾，隨著前端總線FSB越來越高，內(nèi)存的帶寬顯然就成了一個瓶頸了，在這樣的情況下，集成兩個內(nèi)存控制器，每個內(nèi)存控制器控制一個通道，讓兩條內(nèi)存獨(dú)立尋址，這樣內(nèi)存的運(yùn)行效率就可以實(shí)現(xiàn)翻倍的效果， 讓數(shù)據(jù)等待的時間縮短到50%，這一技術(shù)的應(yīng)用，對于整個PC系統(tǒng)還是有

4、重要意義的，盡管不能做到在所有應(yīng)用都有明顯的效果，但是在大多數(shù)應(yīng)用都可以實(shí)現(xiàn)比較不錯的效果，而且隨著硬件技術(shù)的發(fā)展，雙通道內(nèi)存技術(shù)的效果也開始凸顯。三通道內(nèi)存技術(shù)，實(shí)際上可以看作是雙通道內(nèi)存技術(shù)的后續(xù)技術(shù)發(fā)展。Core i7處理器的三通道內(nèi)存技術(shù)，最高可以支持DDR3-1600內(nèi)存， 可以提供高達(dá)38.4GB/s的高帶寬，和目前主流雙通道內(nèi)存20GB/s的帶寬相比，理論性能提升幾乎可以達(dá)到翻倍的效果。三、三代內(nèi)存參數(shù)方面的不同:四、 外觀上不同區(qū)別一：接口不一樣,防呆設(shè)計.盡管ddr2和ddr3都采用了240pin, 金手指的防呆開口位置有了明顯變化區(qū)別二：內(nèi)存PCB邊緣的卡口由DDR2的圓弧

5、形改為方形。區(qū)別三：用來存儲SPD信息的EEPRom芯片更加瘦小區(qū)別四：由于默認(rèn)電壓差異，DDR2排阻規(guī)格主要為220，DDR3排阻規(guī)格主要為150五、DDR3與DDR2幾個主要的不同之處 ：1.突發(fā)長度（Burst Length，BL）由于DDR3的預(yù)取為8bit，所以突發(fā)傳輸周期（Burst Length，BL）也固定為8，而對于DDR2和早期的DDR架構(gòu)系統(tǒng)，BL=4也是常用的，DDR3為此增加了一個4bit Burst Chop（突發(fā)突變）模式，即由一個BL=4的讀取操作加上一個BL=4的寫入操作來合成一個BL=8的數(shù)據(jù)突發(fā)傳輸，屆時可通過A12地址線來控制這一突發(fā)模式。而且需要指出的

6、是，任何突發(fā)中斷操作都將在DDR3內(nèi)存中予以禁止，且不予支持，取而代之的是更靈活的突發(fā)傳輸控制（如4bit順序突發(fā)）。2.尋址時序（Timing）就像DDR2從DDR轉(zhuǎn)變而來后延遲周期數(shù)增加一樣，DDR3的CL周期也將比DDR2有所提高。DDR2的CL范圍一般在25之間，而DDR3則在511之間，且附加延遲（AL）的設(shè)計也有所變化。DDR2時AL的范圍是04，而DDR3時AL有三種選項(xiàng)，分別是0、CL-1和CL-2。另外，DDR3還新增加了一個時序參數(shù)?D?D寫入延遲（CWD），這一參數(shù)將根據(jù)具體的工作頻率而定。3.DDR3新增的重置（Reset）功能重置是DDR3新增的一項(xiàng)重要功能，并為此專

7、門準(zhǔn)備了一個引腳。DRAM業(yè)界很早以前就要求增加這一功能，如今終于在DDR3上實(shí)現(xiàn)了。這一引腳將使DDR3的初始化處理變得簡單。當(dāng)Reset命令有效時，DDR3內(nèi)存將停止所有操作，并切換至最少量活動狀態(tài)，以節(jié)約電力。在Reset期間，DDR3內(nèi)存將關(guān)閉內(nèi)在的大部分功能，所有數(shù)據(jù)接收與發(fā)送器都將關(guān)閉，所有內(nèi)部的程序裝置將復(fù)位，DLL（延遲鎖相環(huán)路）與時鐘電路將停止工作，而且不理睬數(shù)據(jù)總線上的任何動靜。這樣一來，將使DDR3達(dá)到最節(jié)省電力的目的。ZQ也是一個新增的腳，在這個引腳上接有一個240歐姆的低公差參考電阻。這個引腳通過一個命令集，通過片上校準(zhǔn)引擎（On-Die Calibration En

8、gine，ODCE）來自動校驗(yàn)數(shù)據(jù)輸出驅(qū)動器導(dǎo)通電阻與ODT的終結(jié)電阻值。當(dāng)系統(tǒng)發(fā)出這一指令后，將用相應(yīng)的時鐘周期（在加電與初始化之后用512個時鐘周期，在退出自刷新操作后用256個時鐘周期、在其他情況下用64個時鐘周期）對導(dǎo)通電阻和ODT電阻進(jìn)行重新校準(zhǔn)。在DDR3系統(tǒng)中，對于內(nèi)存系統(tǒng)工作非常重要的參考電壓信號VREF將分為兩個信號，即為命令與地址信號服務(wù)的VREFCA和為數(shù)據(jù)總線服務(wù)的VREFDQ，這將有效地提高系統(tǒng)數(shù)據(jù)總線的信噪等級。6.點(diǎn)對點(diǎn)連接（Point-to-Point，P2P）這是為了提高系統(tǒng)性能而進(jìn)行的重要改動，也是DDR3與DDR2的一個關(guān)鍵區(qū)別。在DDR3系統(tǒng)中，一個內(nèi)存

9、控制器只與一個內(nèi)存通道打交道，而且這個內(nèi)存通道只能有一個插槽，因此，內(nèi)存控制器與DDR3內(nèi)存模組之間是點(diǎn)對點(diǎn)（P2P）的關(guān)系（單物理Bank的模組），或者是點(diǎn)對雙點(diǎn)（Point-to-two-Point，P22P）的關(guān)系（雙物理Bank的模組），從而大大地減輕了地址/命令/控制與數(shù)據(jù)總線的負(fù)載。而在內(nèi)存模組方面，與DDR2的類別相類似，也有標(biāo)準(zhǔn)DIMM（臺式PC）、SO-DIMM/Micro-DIMM（筆記本電腦）、FB-DIMM2（服務(wù)器）之分，其中第二代FB-DIMM將采用規(guī)格更高的AMB2（高級內(nèi)存緩沖器）。六、DDR3內(nèi)存的技術(shù)改進(jìn)邏輯Bank數(shù)量DDR2 SDRAM中有4Bank和8

10、Bank的設(shè)計，目的就是為了應(yīng)對未來大容量芯片的需求。而DDR3很可能將從2Gb容量起步，因此起始的邏輯Bank就是8個，另外還為未來的16個邏輯Bank做好了準(zhǔn)備。 封裝（Packages）DDR3由于新增了一些功能，所以在引腳方面會有所增加，8bit芯片采用78球FBGA封裝，16bit芯片采用96球FBGA封裝，而DDR2則有60/68/84球FBGA封裝三種規(guī)格。并且DDR3必須是綠色封裝，不能含有任何有害物質(zhì)。突發(fā)長度（BL，Burst Length）由于DDR3的預(yù)取為8bit，所以突發(fā)傳輸周期（BL，Burst Length）也固定為8，而對于DDR2和早期的DDR架構(gòu)的系統(tǒng)，B

11、L=4也是常用的，DDR3為此增加了一個4-bit Burst Chop（突發(fā)突變）模式，即由一個BL=4的讀取操作加上一個BL=4的寫入操作來合成一個BL=8的數(shù)據(jù)突發(fā)傳輸，屆時可通過A12地址線來控制這一突發(fā)模式。而且需要指出的是，任何突發(fā)中斷操作都將在DDR3內(nèi)存中予以禁止，且不予支持，取而代之的是更靈活的突發(fā)傳輸控制（如4bit順序突發(fā)）。尋址時序（Timing）就像DDR2從DDR轉(zhuǎn)變而來后延遲周期數(shù)增加一樣，DDR3的CL周期也將比DDR2有所提高。DDR2的CL范圍一般在2至5之間，而DDR3則在5至11之間，且附加延遲（AL）的設(shè)計也有所變化。DDR2時AL的范圍是0至4，而D

12、DR3時AL有三種選項(xiàng)，分別是0、CL-1和CL-2。另外，DDR3還新增加了一個時序參數(shù)?D?D寫入延遲（CWD），這一參數(shù)將根據(jù)具體的工作頻率而定。面向64位構(gòu)架的DDR3內(nèi)存顯然擁有更多的優(yōu)勢，由于DDR3采用了根據(jù)溫度自動刷新、局部自刷新等其它一些功能，因此在功耗方面也要出色得多。這樣的趨勢對用戶來講最直接的就是節(jié)省電費(fèi)開支，而更深遠(yuǎn)的影響在于其積極響應(yīng)節(jié)能減排號召為綠色地球做著不斷的努力。七、咨詢中可能涉及到的問題DDR3擁有更高內(nèi)存帶寬，相比現(xiàn)今DDR2 800所擁有的12.8GB/s數(shù)據(jù)帶寬，達(dá)到DDR3 1600MHz時帶寬將上升至25.6GB/s，恰恰是DDR2的兩倍 , 同時，DDR3內(nèi)存模塊擁有比DDR2更好的帶寬功耗比（Bandwitdh per watt）。在DDR2工作電壓1.8V的基礎(chǔ)上，DDR3將工作電壓再降至1.5V，這樣功耗將會更低2.用戶機(jī)器能否升級DDR3內(nèi)存