基于FPGA的DDR2SDRAM數(shù)據(jù)存儲研究

1、第27卷第2期貴州大學(xué)學(xué)報(自然科學(xué)版Vol.27No.2 2010年4月Journal of Guizhou University(Natural SciencesAp r.2010文章編號1000-5269(201002-0070-04基于FPGA的DD R2S D RA M數(shù)據(jù)存儲研究向興富3,袁玉群,譚亞軍(貴州大學(xué)電子科學(xué)系貴州省微納電子技術(shù)重點(diǎn)實(shí)驗室,貴州貴陽550025摘要:DDR2S DRAM具有存取速度快,容量大等特點(diǎn),它在內(nèi)存、顯存及數(shù)據(jù)暫存方面有著廣泛的應(yīng)用。本文基于Xilinx V irtex5Fx70T FPG A對DDR2S DRAM數(shù)據(jù)存取做了較為詳細(xì)的探討,希望

2、對相關(guān)設(shè)計人員有一定的參考價值。關(guān)鍵詞:DDR2;chi p scope;FPG A;集成電路中圖分類號:T N402文獻(xiàn)標(biāo)識碼:A為了滿足人們對大量信息的獲取、分析、交流和存儲的需求,傳統(tǒng)的集成電路設(shè)計技術(shù)已無法滿足性能日益提高的整機(jī)系統(tǒng)的要求。而可編程邏輯器件(FPG A/CP LD由于其固有的特性,正好彌補(bǔ)這方面的需求。FPG A的一個特點(diǎn)是可以支持多種通信協(xié)議和接口標(biāo)準(zhǔn),并可以隨著協(xié)議的演變而改變功能,開發(fā)周期短。由于半導(dǎo)體技術(shù)的發(fā)展,其工藝水平已經(jīng)達(dá)到65n m,45n m(Xilinx的V irtex5和V irtex6工藝水平分別達(dá)到65nm和40nm,FPG A芯片的集成度成倍

3、提高,時鐘頻率已經(jīng)達(dá)到數(shù)吉赫茲。數(shù)據(jù)采集系統(tǒng)采樣頻率的不斷提高對數(shù)據(jù)存儲也提出了越來越高的要求,高速采樣和大容量持續(xù)存儲已經(jīng)成為存儲領(lǐng)域的一個發(fā)展方向,并且已經(jīng)廣泛應(yīng)用于高速數(shù)據(jù)采集系統(tǒng)和存儲系統(tǒng)中。本文主要討論的是DDR2的核心控制部分,利用256M DDR2芯片MT4HTF3264HY-66703做存儲芯片,基于Xilinx的ML70T V irtex5FPG A作為開發(fā)平臺實(shí)現(xiàn)了DDR2S DRAM的數(shù)據(jù)存儲,并通過在線邏輯分析儀分析了數(shù)據(jù)存儲的正確性。1DDR2S DRAM概述DDR2(Double Data Rate2S DRAM器件是由JE DEC(電子設(shè)備工程聯(lián)合委員會進(jìn)行開發(fā)的

4、新一代內(nèi)存技術(shù)標(biāo)準(zhǔn),它與DDR內(nèi)存技術(shù)標(biāo)準(zhǔn)最大的不同就是,雖然同時采用了在時鐘的上升/下降沿同時進(jìn)行數(shù)據(jù)傳輸?shù)幕痉绞?但DDR2內(nèi)存卻擁有兩倍于上一代DDR內(nèi)存預(yù)讀取能力(4bit數(shù)據(jù)讀預(yù)取。即DDR2內(nèi)存每個時鐘能夠以4倍外部總線的速度讀/寫數(shù)據(jù),并且能夠以內(nèi)部控制總線4倍的速度運(yùn)行。DDR2S DRAM器件使用DDR架構(gòu)實(shí)現(xiàn)高速運(yùn)行,存儲器使用此控制器提供的差分時鐘,命令在時鐘的每個正邊沿寄存。雙向數(shù)據(jù)選通脈沖(DQS與接收端中的用于采樣的數(shù)據(jù)一起傳輸,在讀取期間由DDR2S DRAM器件傳輸,在寫入期間由控制器傳輸。DQS與用于讀取的數(shù)據(jù)邊沿對準(zhǔn),與用于寫入的數(shù)據(jù)中心對準(zhǔn)。對DDR2S

5、 DRAM器件的讀取和寫入訪問為突發(fā)式,訪問以激活命令寄存開始,然后是讀取或?qū)懭朊?。在激活命令下寄存的地址位用于選擇要訪問的組和行。在讀取或?qū)懭朊钕录拇娴牡刂肺挥糜跒橥话l(fā)訪問選擇組和起始列位置。2DDR2S DRAM控制器的實(shí)現(xiàn)DDR2S DRAM繼承了DDR高速運(yùn)行的優(yōu)點(diǎn),以及在時鐘上升沿和下降沿數(shù)據(jù)傳輸?shù)奶匦?并且DDR2S DRAM在數(shù)據(jù)傳輸率、延時、功耗等方面有顯著提高。這些性能的提高源于ODT(On chi p ter2 m inati on、OCD(Off chi p driver、F BG A封裝等新技術(shù)。2.1DDR2系統(tǒng)架構(gòu)功能定義DDR2SRAM由應(yīng)用接口層、控制層、物

6、理接口層和存儲器構(gòu)成。(1應(yīng)用接口層與用戶的邏輯對接,內(nèi)部結(jié)構(gòu)根據(jù)所選器件不同而不同,V irtex5內(nèi)部是F I F O形式的接口。(2控制邏輯層收稿日期:2009-12-14作者簡介:向興富(1983-,男,湖北襄樊人,碩士研究生,研究方向:超大規(guī)模集成電路設(shè)計,Email:xingfu-xiang.3通訊作者:向興富,Email:xingfu-xiang.處理儲存器初始化和延時校準(zhǔn)后的操作,并基于應(yīng)用層的請求產(chǎn)生存儲器的讀、寫、充電、刷新等。(3物理層接口直接與存儲器接口相連,處理存儲器的初始化操作,并使用源同步技術(shù)對數(shù)據(jù)端口進(jìn)行以75p s 為單位的延時校準(zhǔn)。(4存儲器芯片存儲器用的是

7、MT4HTF3264HY 266703,256M 字節(jié)。數(shù)據(jù)總線的寬度是64位。2.2DDR 2控制器詳細(xì)模塊設(shè)計及功能2.2.1詳細(xì)模塊架構(gòu)及各模塊簡述如圖1所示:ddr2_tb_t op 模塊為測試模塊 ,產(chǎn)生向存儲器里面寫入的數(shù)據(jù)以及對應(yīng)的地址。地址為31位,分為行地址、列地址和塊地址,其中行地址12位,列地址16位,塊地址3位。數(shù)據(jù)為128位,物理接口為64位,剛好在時鐘上升沿傳輸?shù)?4位,下降沿傳輸高64位。測試模塊中還有一個比較模塊,它的功能是當(dāng)執(zhí)行DDR2讀操作的時候,將讀出的數(shù)據(jù)與寫入DDR2S DRAM 的數(shù)據(jù)作比較,看二者數(shù)據(jù)是否相同,如果相同,則信號rd_valid 為高

8、,表示數(shù)據(jù)正確有效,否則數(shù)據(jù)錯誤。ddr2_infrastrct 模塊為時鐘和復(fù)位信號產(chǎn)生模塊,此模塊將產(chǎn)生150MHz 的系統(tǒng)時鐘和200MHz 的差分時鐘。圖1DD R2控制器結(jié)構(gòu)圖用戶頂層模塊下面包括讀、寫及地址模塊,寫數(shù)據(jù)的時候,128位數(shù)據(jù)先進(jìn)入寫F I F O ,相應(yīng)的31位地址寫入地址F I F O ,然后通過時鐘上升沿和下降沿將數(shù)據(jù)和地址通過物理端口寫入DDR2SRAM 中;讀數(shù)據(jù)的時候根據(jù)相應(yīng)的地址,把DDR2SRAM 中的數(shù)據(jù)先送到讀F I F O 中,然后再讀出。物理頂層模塊下面包含控制模塊,I O 模塊,初始化模塊以及寫控制信號,如圖2.圖2控制模塊,I O 模塊,初始

9、化模塊及寫控制信號17第2期向興富:基于FPG A 的DDR2S DRAM 數(shù)據(jù)存儲研究2.2.2DDR 2寫操作地址app _af_addr 和讀寫命令app _af_c md 共享地址F I F O,當(dāng)系統(tǒng)上電后,地址和寫數(shù)據(jù)F I F O 的滿標(biāo)志變低,同時地址,寫地址使能,讀寫命令送入地址命令F I F O.用戶數(shù)據(jù)app _wdf_data 和時鐘clk0_tb 同步,寫數(shù)據(jù)F I F O 產(chǎn)生寫使能控制信號,數(shù)據(jù)app _wdf_data,app_wdf_mask_data 寫入寫數(shù)據(jù)F I F O.當(dāng)寫命令app _af_c md =3b000時,且控制信號寫地址使能,app_a

10、f_addr 提供地址信息,地址和命令寫入地址F I F O.完成初始化和校準(zhǔn)過程之后,當(dāng)用戶地址F I F O 空信號解除控制信號后,DDR2控制器從地址F I F O 里面讀取命令和地址信息,然后向DDR2SRAM 發(fā)送一個寫命令。圖3是DDR2控制器寫時序圖 。圖3DD R2控制器寫時序圖2.2.3DDR 2讀操作當(dāng)用戶需要讀DDR2里面的數(shù)據(jù)的時候,先向地址F I F O 發(fā)送寫地址使能信號,讀數(shù)據(jù)地址以及讀命令app_af_c md =3b001;控制器讀地址F I F O 譯碼app_af_c md 之后向DDR2SRAM 發(fā)送指定的地址。在數(shù)據(jù)讀出來之前,先校準(zhǔn)幾個周期的延遲,該

11、延遲從發(fā)送讀命令開始到讀F I F O 接收到DDR2SRAM 讀出來的數(shù)據(jù)為止。校準(zhǔn)完成后,控制器把讀出的數(shù)據(jù)存入讀F I F O,經(jīng)過判斷,讀數(shù)據(jù)正確時產(chǎn)生讀數(shù)據(jù)有效信號rd_data_valid,并且產(chǎn)生控制信號獲取從F I F O 讀出的數(shù)據(jù)。若rd_data_valid 有效,讀出的數(shù)據(jù)正確,否則數(shù)據(jù)就無效。圖4是DDR2控制器讀周期時序圖 。圖4DD R2控制器讀周期時序圖2.3DDR 2SRAM 在線邏輯分析儀上采樣數(shù)據(jù)傳統(tǒng)FPG A 的調(diào)試方法都采用示波器和邏輯分析儀,通過探頭接到FPG A 引腳的測試點(diǎn)來獲取信號進(jìn)行分析,這些方法很麻煩,不靈活,效率低,儀器比較貴。自Xili

12、nx 推出了在線邏輯分析儀Chi p scope 后,完全解決了這些問題。Chi p scope 具有傳統(tǒng)邏輯分析儀的功能,價格便宜,具有較高的靈活性,使用方便,在設(shè)計工具中可以作為一個I P 模塊來調(diào)用。其主要功能是通過JT AG 編程接口,在線且實(shí)時的讀出FPG A 內(nèi)部信號。其基本原理27貴州大學(xué)學(xué)報(自然科學(xué)版第27卷利用FPG A 中未使用的塊存儲器,根據(jù)用戶設(shè)定的觸發(fā)條件將信號實(shí)時的保存在這些塊存儲器中。然后通過JT AG 接口傳到計算機(jī),通過計算機(jī)的用戶界面顯示出所采集的時序波形,從而實(shí)現(xiàn)對FP 2G A 和器件內(nèi)部信號跟蹤。圖5是Chi p scope 采樣得到的從DDR2S

13、DRAM 中讀出的數(shù)據(jù)和部分控制信號波形。從圖中可以看出控制信號輸出正確,如果rd_data_valid 信號為高,則證明輸出數(shù)據(jù)有效,為低則表示輸出錯誤 。圖5計算機(jī)用戶界面采集的時序波形3結(jié)束語DDR2由于其速度快,容量大等特點(diǎn),我們在進(jìn)行數(shù)據(jù)采集,暫存方面的項目設(shè)計中,尤其在基于FPG A 的高速數(shù)據(jù)采集系統(tǒng)設(shè)計時,在FPG A 內(nèi)部F I F O 資源有限的情況下,采用DDR2作為數(shù)據(jù)暫存是一個不錯的選擇。文章基于Xilinx V irtex5FPG A 實(shí)驗平臺對DDR2控制器做了較為詳細(xì)的分析,按照其讀寫時序,向256M DDR2芯片MT4HTF3264HY -66703寫入數(shù)據(jù),

14、讀出數(shù)據(jù),并且在線邏輯分析儀chi p scope 上進(jìn)行了分析,驗證了數(shù)據(jù)的正確性,該分析與驗證對相關(guān)設(shè)計人員有一定的參考價值。參考文獻(xiàn):1孫航,胡靈博.Xilinx 可編程邏輯器件應(yīng)用與系統(tǒng)設(shè)計M .電子工業(yè)出版社,2008:168-186.2周望瑋,史小軍.基于FPG A 的S DRAM 讀寫雙口控制器設(shè)計J .電子器件,2006(6:581-584.3陳昊,孫志剛,盧澤新.DDR S DRAM 控制器的設(shè)計與實(shí)現(xiàn)J .微計算機(jī)應(yīng)用,2007(2:170-173.Research about DDR 2S DRA M Accessi n g Based On FPGAX I A NG Xing 2fu,Y UAN Yu 2qun,T AN Ya 2jun(Depart m ent of Electr onics,Guizhou University,Key Laborat ory of M icr o 2nanoTechnol ogy of Guizhou Pr ovince ,Guiyang 550025,China Abstract:W ith the feature of high accessing s peed,DDR2S DRAM is widely used in E MS me mory,V ideo me mory and data ca