jesdbFPGA實現(xiàn)

1、JESD204B CLASS 1 簡介與FPGA的實現(xiàn)說明：本文主要分析jesd204b CLASS 1 協(xié)議及在FPGA的實現(xiàn)1、什么是JESD204B協(xié)議標準JESD204B是一個實現(xiàn)高速ADC/DAC數(shù)據(jù)傳輸和多ADC/DAC同步的標準。JESD204標準于2006年初次發(fā)布，經(jīng)過2次修訂，最新版本是JESD204B。最初單條LAN的傳輸速度從3.125Gbps提升到12.5Gbps，最新標準中最重要的是加入了實現(xiàn)確定延遲的部分。電氣特征部分：定義源端阻抗與負載阻抗為100 ±20%；可采用AC/DC偶合方式，具體AC、DC特性可參考JESD204B規(guī)范第4章。2、為什么要重視

2、JESD204B標準當前ADC/DAC主要采用CMOS和LVDS接口電平。在數(shù)據(jù)速率不斷提高時CMOS接口電路的瞬態(tài)電流會增大，導(dǎo)致更高的功耗。雖然LVDS的電流和功耗依然相對較為平坦，但接口可支持的最高速度受到了限制。這是由于驅(qū)動器架構(gòu)以及眾多數(shù)據(jù)線路都必須全部與某個數(shù)據(jù)時鐘同步所導(dǎo)致的。圖1顯示一個雙通道14位ADC的CMOS、LVDS和CML輸出的不同功耗要求。圖1 采樣率與驅(qū)動方式VS功耗從圖1可知在大約150 200 MSPS和14位分辨率時，就功耗而言，CML輸出驅(qū)動器的效率開始占優(yōu)。CML的優(yōu)點是：因為數(shù)據(jù)的串行化，所以對于給定的分辨率，它需要的輸出對數(shù)少于LVDS和CMOS驅(qū)動

3、器。JESD204B接口規(guī)范所說明的CML驅(qū)動器還有一個額外的優(yōu)勢，因為當采樣速率提高并提升輸出線路速率時，該規(guī)范要求降低峰峰值電壓水平。同樣，針對給定的轉(zhuǎn)換器分辨率和采樣率，所需的引腳數(shù)目也大為減少。表1顯示采用200 MSPS轉(zhuǎn)換器的三種不同接口各自的引腳數(shù)目，轉(zhuǎn)換器具有各種通道數(shù)和位分辨率。在CMOS和LVDS輸出中，數(shù)據(jù)用作每個通道數(shù)據(jù)的同步時鐘，使用CML輸出時，JESD204B數(shù)據(jù)傳輸?shù)淖畲髷?shù)據(jù)速率為4.0 Gbps。從該表中可以發(fā)現(xiàn)，使用CML驅(qū)動器的JESD204B優(yōu)勢十分明顯引腳數(shù)大為減少。表1 不同驅(qū)動方式VS管腳數(shù)另一方面采用CMOS接口的ADC/DAC器件受限于其接口傳

4、輸速率，器件只能在較低頻率范圍內(nèi)工作。LVDS相對CMOS接口，其傳輸速率一般使用也不超過800Mbps，且需要傳輸隨路時鐘，對數(shù)據(jù)傳輸時序要求嚴格，對于上Gsps的工作器件通常采用數(shù)據(jù)分組傳輸，增加了管腳數(shù)，對板卡的布局、時序收斂等帶來了非常大的影響。同時這兩種連接方式對要求實現(xiàn)多個高速ADC/DAC同步的系統(tǒng)的設(shè)計是非常困難的。3、常用參數(shù)解釋參數(shù)名稱可配置值描述L0-31每個轉(zhuǎn)換器采用的高速接口對數(shù)量M0-255每顆芯片中的轉(zhuǎn)換器個數(shù)F0-255一個幀中的字節(jié)數(shù)S0-31一個幀中具體一個轉(zhuǎn)換器的采樣數(shù)N0-31設(shè)備分辨率N'0-31每個采樣點的bits數(shù)K0-31多幀中幀的個數(shù)C

5、S0-3每個采樣點的控制位數(shù)CF0-31一個鏈接中具體幀中的控制字個數(shù)HD0/1高密度，與數(shù)據(jù)成幀格式有關(guān)SCR0/1擾碼3、JESD204B CLASS 1 關(guān)鍵技術(shù)在子類1中，系統(tǒng)同步指標體現(xiàn)在不同設(shè)備間SYSREF和器件時鐘間的時序關(guān)系，為了滿足CALSS1的各項功能要求，除了SYSREF需要滿足建立時間和保持時間要求(TSU和THOLD)，具體應(yīng)用對于確定性延遲的容忍程度對于定義SYSREF與器件時鐘的應(yīng)用分布偏斜要求而言至關(guān)重要。圖2 同一系統(tǒng)不同器件間SRSREF采樣時刻要求為了滿足圖2的時序關(guān)系，JESD204B的時鐘系統(tǒng)要求可以為每一個器件提供各種的SYSREF/DCLK對，且

6、SYSREF和DCLK的時序關(guān)系可以調(diào)整。同時SYSREF/DCLK信號對采用相匹配的走線長度，從而保證時序要求。走線長度匹配限值有SYSREF開關(guān)的有效窗口時間確定。不同SYSREF信號到達器件的偏差盡量小,要保證不同時鐘在相同時刻采樣到SYSREF有效值。3、JESD204B幀格式JESD204B幀格式由3部分組成：CGS:代碼組同步(code group sync)：當發(fā)送端檢測到SYNCb信號為低電平時啟動發(fā)送8B10B中的K28.5碼，本數(shù)據(jù)段不進行擾碼和字節(jié)替換操作,接收端檢測到最少4個BC字節(jié)后可釋放SYNCb信號；ILA：初始化多幀序列(initial lane alignme

7、nt):該階段發(fā)送連續(xù)的4個初始化多幀（多幀是由K個幀組成，字節(jié)數(shù)為K*F），同樣本數(shù)據(jù)段不進行擾碼和字節(jié)替換；圖7 ILA初始化多幀序列初始化多幀以8B10B中的K28.0開始以K28.3結(jié)束，其中第二個多幀的第二字節(jié)是K28.4關(guān)鍵字用來指示當前多幀在緊跟著K28.4的后續(xù)14個字節(jié)是參數(shù)配置信息。表2是具體的配置參數(shù)定義，字符含義可以參考規(guī)范的8.3節(jié)。表2 配置信息字節(jié)定義DATA:數(shù)據(jù)傳輸階段(data transmission)，該階段進行數(shù)據(jù)傳輸，規(guī)范中要求該階段的數(shù)據(jù)需要進行字節(jié)替換（注擾碼和不擾碼的字節(jié)替換規(guī)則不同），用戶可以根據(jù)需要確定是否需要對數(shù)據(jù)進行擾碼操作。字節(jié)替換規(guī)

8、則：1、沒有使能擾碼情況下的字節(jié)替換規(guī)則2、使能擾碼情況下的字節(jié)替換規(guī)則JESD204B規(guī)定的擾碼、解擾碼生成多項式規(guī)范中的擾碼和解擾碼生成多項式關(guān)系，在實際使用中需要根據(jù)生成多項式獲取并行數(shù)據(jù)的擾碼邏輯關(guān)系。4、JESD204B CLASS 1系統(tǒng)架構(gòu)圖3 JESD204B class1 多個ADC同步輸出到FPGA/ASIC架構(gòu)圖3 展示的是多個多通道ADC與FPGA或者ASIC的同步采集系統(tǒng)，logic device與ADC各自有獨立的工作時鐘和獨立的sysref信號，系統(tǒng)設(shè)計要求工作時鐘和sysref信號為同一個時鐘源提供。為了使多個ADC同步logic device要求輸出一個相同時

9、序信號的SYNC到每一個ADC器件。圖4 JESD204B class1 FPGA/ASIC 與多個DAC同步架構(gòu)圖4 展示的是多個多通道DAC與FPGA或者ASIC的同步采集系統(tǒng)，logic device與DAC各自有獨立的工作時鐘和獨立的sysref信號，系統(tǒng)設(shè)計要求工作時鐘和sysref信號為同一個時鐘源提供。為了方便邏輯器件內(nèi)部的同步處理，可以將所有的SYNC信號合成一個信號處理。5、實現(xiàn)JESD204B CLASS 1的邏輯功能框圖圖5 FPGA/ASIC內(nèi)部JESD204B接收數(shù)據(jù)的邏輯功能框圖高速接口數(shù)據(jù)先通過serdes接口回復(fù)出并行10bits數(shù)據(jù)后再映射到8bits數(shù)據(jù),通

10、常8bits數(shù)據(jù)域時鐘頻率較高,我們實際邏輯器件(FPGA)內(nèi)部使用的頻率較低(一般邏輯現(xiàn)在使用的時鐘頻率大多不超過300MHz),這兒需要將字節(jié)數(shù)據(jù)轉(zhuǎn)換成更寬的32bits數(shù)據(jù)或者64bits數(shù)據(jù)位寬,以降低邏輯器件內(nèi)部工作時鐘.數(shù)據(jù)在轉(zhuǎn)換成更高位寬時沒有按照用戶的方式進行字節(jié)對齊,用戶需要手動對齊數(shù)據(jù)格式.對字節(jié)齊后的JESD204B數(shù)據(jù)進行多通道(LAN)數(shù)據(jù)對齊處理,然后根據(jù)是否擾碼進行字節(jié)替換和幀監(jiān)控處理以及解擾碼操作.最后根據(jù)JESD204B幀數(shù)據(jù)復(fù)用方式提取出有效數(shù)據(jù).圖6 FPGA/ASIC內(nèi)部JESD204B發(fā)送數(shù)據(jù)的邏輯功能框圖圖6是JESD204B發(fā)送端在FPGA/ASI

11、C內(nèi)部實現(xiàn)的邏輯功能框圖.整個發(fā)送端在SYSREF信號作用下生成幀和多幀時序信號(規(guī)范中的幀和多幀是按照8bits即一個字節(jié)來定義的,在實際操作過程中由于FPGA內(nèi)部邏輯采用的時鐘頻率一般到不到要求如10Gbps的高速接口信號的字節(jié)時鐘是1GHz,當前如要FPGA內(nèi)部邏輯運行1G的時鐘頻率是不可能,那么發(fā)送數(shù)據(jù)端口一般采用32bits或者64bits位寬進行發(fā)送數(shù)據(jù)),在我們實際設(shè)計過程中一般多幀的字節(jié)數(shù)都是按照4的倍數(shù)來設(shè)計.系統(tǒng)時序信號驅(qū)動下當檢測到外部SYNC信號有效時開始輸出JESD204B幀頭數(shù)據(jù)BC直到SYNC信號拉高,在下一個多幀計數(shù)器信號啟始時發(fā)送4個初始化多幀,當初始化多幀發(fā)

12、送結(jié)束,啟動發(fā)送數(shù)據(jù),數(shù)據(jù)根據(jù)配置進行是否擾碼操作以及相對應(yīng)的字節(jié)替換操作.最后將處理后的數(shù)據(jù)通過高速接口編碼輸出.6、確定性延遲確定性延遲即JESD204B CLASS1關(guān)鍵技術(shù)的具體體現(xiàn)。規(guī)范中有如下要求：多幀長度要大于最大的鏈路延遲。延遲定義為 DelayLINK = TLMFC = TX delay + Lane Delay + RX delay；時間的延遲在實際操作過程中和規(guī)范定義在此有點不同，由于當前serdes發(fā)送和接收延遲較大，在多數(shù)情況下多幀的字節(jié)數(shù)又不是很多（如32、64、128等）這種情況下是不滿足規(guī)范要求的，但是我們一樣可以實現(xiàn)確定性延遲設(shè)計-這種情況下的延時會超過一個

13、多幀，可能會有2個及以上的多幀延時。圖8是規(guī)范中給出的確定延時示例。圖8 規(guī)范中定義的確定性延遲示例從圖8中可以看出發(fā)送端在LMFC計數(shù)器為0時開始啟動發(fā)送多個Lanes的幀數(shù)據(jù)，接收端每個Lane有不同延時，反映到接收數(shù)據(jù)上即每個Lane的數(shù)據(jù)不是同一時刻通過CDR恢復(fù)出來的有時差，但是所有Lane的數(shù)據(jù)都在當前多幀時間內(nèi)接收到，在下一個LMFC計數(shù)器為0時開始輸出數(shù)據(jù)則可確保多個Lane的數(shù)據(jù)是同步輸出，且數(shù)據(jù)從發(fā)送到最后接收端輸出這段延時是固定的，即為確定性延遲。實際使用過程中的確定性延時如圖9所示圖9 實際情況中的確定性延時在工程應(yīng)用中TX和RX端的LMFC可能不是嚴格對齊的(與整個系

14、統(tǒng)設(shè)計相關(guān))存在一個固定的相差。發(fā)送端發(fā)送的數(shù)據(jù)從并行數(shù)據(jù)編碼開始到最后數(shù)據(jù)輸出的Tx.延時可能超過1個多幀周期，在經(jīng)過線路延時(很小幾個字節(jié)延時)，高速差分信號輸入到FPGA管腳到并行數(shù)據(jù)對齊輸出的Rx.延時可能會超過1個多幀周期。同時每一個LANE之間的數(shù)據(jù)最后通過接收端解碼出來的也存在不同時延差（線路距離差，數(shù)據(jù)提取相位差等組成），系統(tǒng)中接收端LANE最早于K.a點獲取到數(shù)據(jù)、最遲K.b點獲取到數(shù)據(jù)?？蛇x的彈性FIFO釋放區(qū)間為（1Release zoneK.b）或者（K.bRelease zoneK），第一種情況將會在第N+1個多幀周期位置輸出對齊后的數(shù)據(jù)，確定性延遲將會是的情形；第二種情況將會在第N個多幀周期位置數(shù)據(jù)對齊后的數(shù)據(jù)，確定性延遲將會是的情形。7 FPGA實現(xiàn)JESD204B CLASS1的功能仿真圖本次設(shè)計中：多幀K = 32，幀長F= 1；高速接口收發(fā)送端數(shù)據(jù)，共8路GTX，每一路的發(fā)送數(shù)據(jù)時鐘采用的是相同的1、初始化數(shù)據(jù)BC段，和初始化的4個多幀數(shù)據(jù)；2、發(fā)送的數(shù)據(jù)3、接收端8路接收數(shù)據(jù)，GTX接收側(cè)，每一路數(shù)據(jù)字節(jié)和相位是沒有對齊的4、接收數(shù)據(jù)字節(jié)對齊處理5、接收側(cè)數(shù)據(jù)相位對齊6、解擾碼和字節(jié)替換后的數(shù)據(jù)7、發(fā)送端數(shù)據(jù)發(fā)送的是8'h12，沒有使能擾碼，下面是字節(jié)替換部分紅色部分是替換后的輸出數(shù)據(jù)，黃色部分是原始數(shù)據(jù)8、發(fā)送端數(shù)據(jù)發(fā)送的是8