數(shù)字系統(tǒng)測試

1、本章主要介紹了四方面的內(nèi)容：1. 數(shù)字系統(tǒng)測試的基本原理，包括常用術(shù)語、故障模型等數(shù)字系統(tǒng)測試和數(shù)據(jù)域分析的基本概念、建立在通路敏化思想上的D算法和用數(shù)學(xué)方法尋求組合電路測試的布爾差分法、基于迭接陣列的時序電路測試方法和時序電路功能核實序列、隨機測試和窮舉測試的基本原理、數(shù)據(jù)域測試系統(tǒng)的組成和原理概述；2. 邏輯分析的主要特點、類型以及它的主要技術(shù)指標(biāo)；邏輯分析儀的基本結(jié)構(gòu)和組成原理；觸發(fā)與跟蹤方式、顯示方式和在軟硬件測試中的應(yīng)用方法。3. 可測性設(shè)計技術(shù)，包括可測性設(shè)計的基本原理，掃描可測性設(shè)計技術(shù)，內(nèi)建自測試技術(shù)和邊界掃描測試技術(shù)。4誤碼率測試和嵌入式微處理器的可測性設(shè)計。111 數(shù)字系統(tǒng)

2、測試的基本原理本節(jié)要求理解數(shù)字系統(tǒng)測試、數(shù)據(jù)域測試和傳統(tǒng)時域測試和頻域測試相比所具有的特點；理解數(shù)字系統(tǒng)測試和故障診斷中常用的故障模型；理解敏化通路法、D算法的基本原理和用D算法求解無冗余組合邏輯電路單故障測試矢量的基本步驟；了解用迭接陣列方法測試時序電路的基本原理；掌握一階布爾差分法的運用和同步序列、引導(dǎo)序列和區(qū)分序列三種時序電路的功能核實序列的求法；理解隨機測試和窮舉測試的基本思想。掌握數(shù)據(jù)域測試系統(tǒng)的基本和基本原理，特別是特征分析的原理和數(shù)字信號源的作用和原理。11.1.1 數(shù)字系統(tǒng)測試和數(shù)據(jù)域分析的基本概念1數(shù)字系統(tǒng)測試和數(shù)據(jù)域測試的特點與其它測試領(lǐng)域相比，數(shù)字系統(tǒng)測試和數(shù)據(jù)域測試有許

3、多鮮明的特點，例如：第一，數(shù)字系統(tǒng)的響應(yīng)與激勵之間不是簡單的線性關(guān)系。第二，隨著數(shù)字集成電路集成度增長，常常不得不依靠少數(shù)外部測試點上所得到的有限測試結(jié)果去推斷電路內(nèi)部所發(fā)生的復(fù)雜過程。第三，在微機化數(shù)字系統(tǒng)中，除了由于硬件故障引起外部信息錯亂外，還可能由于軟件問題而導(dǎo)致異常輸出。第四，在一個數(shù)字系統(tǒng)的某一點上所發(fā)生的事件，往往經(jīng)過若干個內(nèi)部工作循環(huán)以后，才會在另一點或輸出端有所表現(xiàn)，甚至可能毫無表現(xiàn)。第五，由于數(shù)字信息幾乎都是多位傳輸?shù)模覕?shù)據(jù)流往往很長，許多信號僅發(fā)生一次，而其中可能只有一位，甚至只在某一瞬時出錯，造成故障和出錯不易辨認(rèn)和捕獲。2幾個術(shù)語數(shù)據(jù)域測試的目的在于：首先，判斷被測

4、系統(tǒng)或電路中是否存在故障，此過程稱為故障偵查（Fault Detection），也稱作故障檢測；進一步，如果有故障，則應(yīng)查明其原因、性質(zhì)和產(chǎn)生的位置，此過程稱為故障定位(Fault Location)。故障偵查和故障定位合稱故障診斷或簡稱為診斷。被測件因構(gòu)造特性的改變而產(chǎn)生一個缺陷(Defect)，稱為物理故障。缺陷是指物質(zhì)上的不完善性。缺陷導(dǎo)致系統(tǒng)或電路錯誤動作，稱為失效(Failure)。缺陷所引起的電路異常操作稱為故障(Fault)，故障是缺陷的邏輯表現(xiàn)。由于故障而導(dǎo)致電路輸出不正常，則稱為出錯或錯誤(Error)。電路中出現(xiàn)故障并不一定立即引起錯誤。對被測電路或系統(tǒng)的測試頻率維持在被測

5、系統(tǒng)或電路的功能性操作頻率水平，這種測試稱為“真速測試”(At Speed Testing)?？捎蓽y試器直接驅(qū)動的輸入稱為主輸入(Primary Input)，可以由測試器直接檢測的輸出稱為主輸出(Primary Output)。如果在被測對象的主輸入處同時施加一組數(shù)據(jù)偵查或診斷出了故障，則稱這組數(shù)據(jù)是故障的測試圖形（Test Pattern）或測試矢量（Test Vector ），或簡稱為一個測試。借助一定算法或工具，獲得電路測試矢量的過程叫做測試生成。常將一個測試集所偵查的故障數(shù)與電路總故障數(shù)之比定為故障覆蓋率。3故障模型為了便于研究故障，須對故障進行分類，歸納出典型的故障，這個過程叫做故

6、障的模型化。模型化故障是代表一類對電路或系統(tǒng)有類似影響的典型故障。（1）固定型故障固定型故障(Stuck Faults)模型主要反映電路或系統(tǒng)中某一信號線的不可控性，即在系統(tǒng)運行過程中總是固定在某一邏輯值上。如果該線（或該點）固定在邏輯高電平上，則稱之為固定1故障(stuck-at-1)，簡記為s-a-1；如果該線固定在邏輯低電平上，則稱之為固定0故障(stuck-at-0)，簡記為s-a-0。（2）橋接故障橋接故障可以表達兩根或多根信號線之間的短接故障，這是一種MOS工藝中常出現(xiàn)的缺陷。按橋接故障發(fā)生的物理位置分為兩大類，一類是元件輸入端間的橋接故障，另一類是元件輸入端和輸出端之間的橋接故障

7、，后者常稱為反饋式橋接故障。從信號線橋接后所表現(xiàn)出的邏輯效果看，橋接故障還可分為“線與”和“線或”兩種類型，“線與”型是通常出現(xiàn)的情形。圖11-1示出了輸入端短路故障等效于“線與”關(guān)系，11-1(a)為故障電路，11-1（b）為模型化電路。 (a) (b)圖11-1 輸入端短路故障等效于“線與”關(guān)系(a) 故障電路 （b）模型化電路圖11-2給出了一般反饋式橋接故障的邏輯模型，其中x1,x2，xs，xs+1，xn是電路的輸入端，輸出Y與S個輸入x1,x2，xs發(fā)生橋接。在反饋式橋接故障中，信號被反饋連接導(dǎo)致輸出邏輯電平被強行倒置，這樣電路可能產(chǎn)生振蕩現(xiàn)象，另外，發(fā)生這類故障時有可能把組合電路改

8、變成時序電路。 (a) (b)圖11-2 反饋式橋接故障的一般模型（a）故障電路 （b）模型化電路（3）延遲故障所謂延遲故障，這就是指因電路延遲超過允許值而引起的故障。時延測試需要驗證電路中任何通路的傳輸延遲，均不能超過系統(tǒng)時鐘周期。（4）暫態(tài)故障暫態(tài)故障(temporary faults)是相對固定型故障而言。它有兩種類型，即瞬態(tài)故障(Transient Fault)和間歇性故障(Intermittent Faults)。瞬態(tài)故障往往是由電源干擾和粒子的輻射等原因造成的，這一類故障無法人為地復(fù)現(xiàn)。但一般說來，這一類故障不屬于故障診斷的范疇，但在研究系統(tǒng)的可靠性時應(yīng)予充分考慮。間歇性故障是可復(fù)

9、現(xiàn)的非固定型故障。產(chǎn)生這類故障的原因有：元件參數(shù)的變化，接插件的不可靠，焊點的虛焊和松動以及溫度、濕度和機械振動等其它環(huán)境原因等。11.1.4 隨機測試和窮舉測試簡介大型電路的測試生成往往需要復(fù)雜的計算和昂貴的硬件設(shè)備，因而必須尋求其它測試方法。為了適應(yīng)VLSI測試的新發(fā)展，特別是為適應(yīng)VLSI內(nèi)測試的需要，出現(xiàn)了隨機測試和窮舉測試這兩種測試方法。1 隨機測試技術(shù)（1）原理概述隨機測試是一種非確定性的故障診斷技術(shù)，它是以隨機的輸入矢量作為激勵，把實測的響應(yīng)輸出信號與由邏輯仿真的方法計算得到的正常電路輸出相比較，以確定被測電路是否有故障。由于要產(chǎn)生一個完全隨機的測試矢量序列十分困難，且隨機測試中

10、的實時邏輯仿真也存在諸多不便，所以，通常實用的方法是以已知序列的偽隨機信號（矢量）作激勵，此時正常電路的輸出預(yù)先是知道的，因此在測試中不必進行實時的邏輯仿真。這種借助偽隨機序列進行隨機測試的方法稱為偽隨機測試。隨機或偽隨機測試的關(guān)鍵問題是，確定為達到給定的故障覆蓋所要求的測試長度，或反之，對所給定的測試長度估計出能得到的故障覆蓋。如果一個故障的完備測試集中包含有多個測試矢量，則稱為易測故障。如果一個故障的完備測試集中僅包含很少幾個測試矢量，則稱故障為難測故障。顯然，偵查易測故障的隨機矢量的序列可較短，而偵查難測故障的隨機矢量的序列一般較長。因此為保證整個電路的故障覆蓋率，隨機序列的長度主要取決

11、于難測故障。隨機或偽隨機測試的優(yōu)點是不需要預(yù)先生成相應(yīng)故障的測試矢量，這是很有意義的，但它畢竟是一種非確定性測試，一般難以保證100%的故障覆蓋率。此外，由于測試序列通常都較長，因此測試的時間開銷也較大。（2）偽隨機序列發(fā)生器數(shù)字系統(tǒng)的偽隨機測試中需要偽隨機序列發(fā)生器提供測試激勵。m序列是一種常見的偽隨機序列，這里介紹兩種產(chǎn)生m序列的電路結(jié)構(gòu)，一種是線性反饋移位寄存器，（Linear Feedback Shift Register ,LFSR），另一種是細(xì)胞自動機(Celluar Automata,CA)，它們皆容易在VLSI中實現(xiàn)。線性反饋移位寄存器由數(shù)字電路相關(guān)知識可知，一個n級線性反饋移

12、位寄存器是由n個串聯(lián)的存儲單元（如D觸發(fā)器）及模2加法器（可由異或門實現(xiàn)）組成，如圖11-17所示，其中hi (1in1)稱為反饋系數(shù)，表示反饋的連通情況。如果hi=1，則表示接通反饋線；如果hi=0，則表示斷開反饋線。圖11-17 n級線性反饋移位寄存器框圖LFSR的邏輯功能完全由其反饋函數(shù)標(biāo)志，圖11-17所示的LFSR的行為完全由反饋系數(shù)hi決定，由反饋系數(shù)hi在二元域上定義的多項式h(x)= xn+h1xn1+hn-1x+1 稱為該線性反饋移位寄存器的特征多項式。由于n級線性移位寄存器能表達的狀態(tài)數(shù)不會超過2n。同時如果該線性移位寄存器的初態(tài)為全0，那么無論經(jīng)過多少次移位，它的狀態(tài)總是

13、全0，所以它的非零狀態(tài)數(shù)為2n1。以n次本原多項式為特征多項式的LFSR可產(chǎn)生周期為2n1的偽隨機序列，這種序列也稱為m序列。偽隨機序列也常常被稱為偽噪聲序列。細(xì)胞自動機細(xì)胞自動機（CA）是自動有限狀態(tài)機的一種實現(xiàn)形式，一個CA是由若干細(xì)胞（Cell）組成的陣列，若為一維陣列，則稱為一維CA，CA中細(xì)胞的個數(shù)稱為該CA的長度。每個CA細(xì)胞由一個存儲元件，如D鎖存器和一個與之相連的組合邏輯塊（CL）構(gòu)成，組合邏輯實現(xiàn)布爾函數(shù)f，如圖11-18。一個細(xì)胞的狀態(tài)即指其存貯元件的狀態(tài)，邏輯值為0或1。每個細(xì)胞的次態(tài)是該細(xì)胞的現(xiàn)態(tài)和邏輯上與該細(xì)胞相鄰的若干細(xì)胞（簡稱鄰）的現(xiàn)態(tài)的邏輯組合,由圖11-18中

14、的f實現(xiàn)，若f為線性邏輯函數(shù)，則稱這種CA為線性CA；若將某細(xì)胞的鄰僅定義為最靠近該細(xì)胞的左和右兩細(xì)胞，則稱這種鄰關(guān)系為馮·諾依曼鄰，也稱3-鄰，此時將CA陣列中最左邊的細(xì)胞的左鄰和最右邊細(xì)胞的右鄰狀態(tài)設(shè)置為恒0，這種CA稱為具有零邊界條件,如圖11-19，它是通常使用的邊界條件。在3-鄰下，第i個細(xì)胞的次態(tài)xi(t+1)由第i個細(xì)胞的現(xiàn)態(tài)xi(t)和它的左鄰和右鄰的現(xiàn)態(tài)xi-1(t)、xi+1(t)共同決定，即xi (t+1)=f ( xi-1 (t), xi (t) , xi+1 (t) )上式中f由圖11-18中的組合邏輯塊f實現(xiàn)。 圖11-19 零邊界條件一維CA表11-4

15、規(guī)則的命名（以規(guī)則90和150為例） 3-鄰下任一細(xì)胞的次態(tài)由含它本身的3個細(xì)胞共同決定，三個細(xì)胞的現(xiàn)態(tài)對應(yīng)從（000）至（111）共8種取值，細(xì)胞Ci在8種取值下的次態(tài)由該細(xì)胞的組合邏輯塊對應(yīng)的組合函數(shù)決定，將每種組合函數(shù)對應(yīng)一種規(guī)則，3鄰下每一細(xì)胞可有28=256種規(guī)則。在規(guī)則90和規(guī)則150時8種現(xiàn)態(tài)組合下細(xì)胞Ci次態(tài)值分別見表11-4中第3、第4行。規(guī)則號即為該行二進制序列對應(yīng)的十進制值。表11-4中細(xì)胞Ci在使用規(guī)則90和規(guī)則150時狀態(tài)轉(zhuǎn)換如下： 規(guī)則90：xi(t+1)= xi-1(t)xi+1(t) 規(guī)則150：xi(t+1)= xi-1(t)xi(t) xi+1(t)可以看出

16、，規(guī)則90和150為兩種線性規(guī)則。在一維CA中，若所有細(xì)胞使用同一規(guī)則，稱為一致型CA，若CA中有不止一種規(guī)則，則稱為混合型CA（Hybrid CA簡稱HCA）。一致型CA通常不能產(chǎn)生m序列，由線性規(guī)則90和150組成的HCA將類似以本原多項式為特征多項式的LFSR，可以產(chǎn)生m序列，周期為2n-1，n為CA長度，將這兩種線性規(guī)則下的一維CA稱為90/150 1-D LHCA，這是目前偽隨機碼生成中較常采用的CA。2窮舉測試技術(shù)一個組合電路全部輸入值的集合，構(gòu)成了該電路的一個完備測試集。對n輸入的被測電路，用2n個不同的測試矢量去測試該電路的方法就叫窮舉測試法。窮舉測試法的突出優(yōu)點是它對非冗余的

17、組合電路中的故障提供100%的覆蓋率，而且測試生成極其簡單，只要用一個測試矢量發(fā)生器，給出所有可能的2n個測試矢量就可以了。它的缺點在于當(dāng)n較大時，2n呈指數(shù)遞增，因而必然使測試時間過長。窮舉測試法一般用于主輸入不超過20的邏輯電路。為使窮舉測試法對大型復(fù)雜電路仍具有實用價值，許多學(xué)者進行了有益的研究，其中偽窮舉測試(Pseudoexhaustive Testing)實用性較強。偽窮舉測試的基本思想是設(shè)法將電路分成若干子電路，再對每一個子電路進行窮舉測試，使所需的測試矢量數(shù)N大幅度減少，即N<<2n（n為電路主輸入）。11.1.5 數(shù)據(jù)域測試系統(tǒng)1系統(tǒng)組成數(shù)據(jù)域測試系統(tǒng)的原理框圖如

18、圖11-21所示。依測試的內(nèi)容不同，可采用不同的測試方法和測試設(shè)備。如果需要測試被測系統(tǒng)信號的時域參數(shù)，如數(shù)字信號（脈沖）的上升時間、下降時間及信號電平等，則可在被測系統(tǒng)的輸出端接上一臺數(shù)字存儲示波器。這樣既可以測試數(shù)字系統(tǒng)的時序特性，又可以測試時域參數(shù)。為了使用的方便，出現(xiàn)了邏輯示波器，它同時具有邏輯分析和數(shù)字存儲示波器的功能。若要測試系統(tǒng)中是否存在故障（功能性測試），或?qū)Ρ粶y數(shù)字系統(tǒng)進行故障診斷，此時采用特征分析是一有效方法。 圖11-21 數(shù)據(jù)域測試系統(tǒng)的組成（1） 數(shù)字信號源數(shù)字信號源又稱為數(shù)字信號發(fā)生器，是數(shù)據(jù)域測試中的一種重要儀器，它可產(chǎn)生圖形寬度可編程的并行和串行數(shù)據(jù)圖形，也可產(chǎn)

19、生輸出電平和數(shù)據(jù)速率可編程的任意波形，以及一個可由選通信號和時鐘信號來控制的預(yù)先規(guī)定的數(shù)據(jù)流。（2） 特征分析由于內(nèi)測試的廣泛使用，對每一測試激勵下的響應(yīng)逐一分析不僅是不必要的，有時甚至是難以實現(xiàn)的。因此，出現(xiàn)了特征分析技術(shù)，它是從被測電路的測試響應(yīng)中提取出“特征”（Signature），通過對無故障特征和實際特征的比較進行故障的偵查和定位。特征分析由特征分析器實現(xiàn)，線性反饋移位寄存器便可構(gòu)成一個常用的單輸入的特征分析器，如圖11-22所示。圖11-22中若hi=0 (1in)表示連線斷開，若hi=1，表示連線接通。 圖11-22 用線性反饋移位寄存器組成的特征分析器 理論分析表明，特征分析技

20、術(shù)具有很高的檢錯率。當(dāng)測試序列足夠長時，特征分析的故障偵出率不低于， m為用作特征分析的LFSR的長度。當(dāng)m=16時，故障偵出率高達99.998%，偵查失誤率是一個很小的概率。基于特征分析方法的數(shù)字系統(tǒng)故障診斷的原理如圖11-24所示。被測電路的無故障特征或某種故障下的特征可通過電路的邏輯模擬或故障模擬獲得。通過事前的模擬建立好特征-故障字典，便可用于故障診斷。 圖11-24 基于特征分析的數(shù)字系統(tǒng)故障診斷原理2數(shù)字信號源數(shù)字信號源具有一個由壓控振蕩器（VCO）控制的中央時鐘發(fā)生器來作為內(nèi)部標(biāo)準(zhǔn)時鐘源，它通過可編程的二進制分頻器產(chǎn)生低頻數(shù)字信號，在高性能的數(shù)字信號源中，還使用鎖相環(huán)來控制壓控振

21、蕩器，以獲得穩(wěn)定性和精確度高的時鐘。許多數(shù)字信號源還提供一個外部時鐘輸入端，以便用被測系統(tǒng)的時鐘來驅(qū)動。時鐘分離電路可提供多個不同的時鐘，分別送到各數(shù)據(jù)模塊的時鐘輸入端。為減小抖動和降低噪聲，可用同軸電纜或微帶線來傳輸時鐘信號，信號處理單元為各時鐘同時提供一個啟動/停止信號。該信號使數(shù)字信號源各模塊的工作同步地啟動或同步地停止。通常，簡單的數(shù)字信號發(fā)生器就用時鐘的開和關(guān)來啟動和停止各數(shù)據(jù)通道。圖11-25 數(shù)字信號發(fā)生器的原理框圖11.4數(shù)據(jù)域測試的應(yīng)用本節(jié)要求：（1） 了解誤碼率的定義和測試方法。（2） 了解嵌入式微處理器的可測性設(shè)計總體方案，通過應(yīng)用實例進一步理解BIST(內(nèi)建自測試)、B

22、ILBO（內(nèi)部邏輯快觀察）、邊界掃描測試等概念。11.4.1 誤碼率測試在數(shù)字通信系統(tǒng)中，誤碼率是一個非常重要的指標(biāo)。 1誤碼率概念誤碼率定義: 二進制比特流經(jīng)過系統(tǒng)傳輸后發(fā)生差錯的概率。測量方法： 從系統(tǒng)的輸入端輸入某種形式的比特流，用輸出，與輸入碼流比較，檢測出發(fā)生差錯的位數(shù)m，差錯位數(shù)m和傳輸?shù)目偽粩?shù)n之比為誤碼率。即。而實際上測得的誤碼率是理論誤碼率的估計值，又稱為比特誤碼率（BER），測量精度取決于測試時間或傳輸?shù)谋忍財?shù)。2誤碼測試原理誤碼的測試原理如下圖所示。誤碼儀由發(fā)送和接收兩部分組成，發(fā)送部分的測試圖形發(fā)生器產(chǎn)生一個已知的測試數(shù)字序列，編碼后送入被測系統(tǒng)的輸入端，經(jīng)過被測系統(tǒng)傳

23、輸后輸出，進入誤碼儀的接收部分解碼并從接收信號中得到同步時鐘。接收部分的測試圖形發(fā)生器產(chǎn)生與發(fā)送部分相同的并且同步的數(shù)字序列，與接收到的信號進行比較，如果不一致，便是誤碼，用計數(shù)器對誤碼的位數(shù)進行計數(shù)，然后記錄存儲，分析后顯示測試結(jié)果。發(fā)生差錯的位數(shù)和傳輸?shù)目偽粩?shù)之比即是誤碼率。誤碼測試原理圖下面討論誤碼儀中幾個重要組成部分。（1）測試圖形一般測試圖形選用偽隨機二進制序列來模擬數(shù)據(jù)的傳輸，或用特殊的字符圖形來檢查圖形的相關(guān)性。例: 511碼，特征多項式為 ，序列長度為291511。根據(jù)特征多項式，使用異或門和移位寄存器可產(chǎn)生偽隨機序列信號，產(chǎn)生方法如下圖所示。圖中初始值為任意9位非全零的二進制

24、數(shù)，取位a9和a5異或后作為下一位的輸入值，如此循環(huán)，可得511個除全零以外的狀態(tài)，則序列的周期（即序列的長度）為511。 碼生成示意圖（2）誤碼檢測基本的誤碼檢測電路是異或門，使用異或門將被測數(shù)據(jù)流與參考圖形進行比較，當(dāng)兩個數(shù)據(jù)圖形完全相同且同步時，異或門輸出為0；當(dāng)兩個圖形存在差異時，即在接收的數(shù)據(jù)流中某位出現(xiàn)錯誤時，異或門輸出為1。 使用異或門的誤碼檢測圖（3）誤碼分析誤碼儀除檢測出誤碼，并計算出誤碼率外，還應(yīng)對測量數(shù)據(jù)進行分析，如根據(jù)不同誤碼率占總測量時間的百分比，確定被測系統(tǒng)的工作狀況。（4）數(shù)據(jù)記錄為了進行測試結(jié)果的分析，誤碼檢測儀必須記錄大量的測量數(shù)據(jù)和誤碼事件，誤碼性能的測量可

25、能需要運行幾個小時或者幾天，以積累有意義的統(tǒng)計結(jié)果。測試儀在絕大數(shù)時間是無人看管而自動工作的。所以數(shù)據(jù)記錄常采用非易失性存儲器存儲。在線誤碼率測試方法：在正常工作傳輸?shù)碾S機數(shù)據(jù)碼中，間隔插入少量的固定禎結(jié)構(gòu)碼，利用這些禎結(jié)構(gòu)碼，發(fā)送測試誤碼率所需的數(shù)據(jù)序列，接收端從收到的數(shù)據(jù)流中分離出這些測試序列，然后檢測出誤碼率。11.4.2嵌入式系統(tǒng)測試嵌入式系統(tǒng)是嵌入宿主設(shè)備之中的微處理器，其軟硬件配置根據(jù)宿主設(shè)備的要求進行剪裁，以適用于對功能、可靠性、成本、體積、功耗等綜合性要求?？蓽y性設(shè)計在嵌入式系統(tǒng)測試中有重要意義。因為嵌入式微處理器要求體積和功耗盡量小，所以它的硬件和軟件都應(yīng)進行高效率設(shè)計?？蓽y

26、性設(shè)計應(yīng)盡量達到故障覆蓋率高，測試速度快，附加門少等要求。下面以一個嵌入式微處理器為例，介紹CPU核、存儲器、內(nèi)部總線、I/O控制器等的可測性設(shè)計方法。1嵌入式微處理器的可測性總體設(shè)計嵌入式微處理器內(nèi)部結(jié)構(gòu)及可測性設(shè)計總體結(jié)構(gòu)如下圖所示，主要包括CPU核、數(shù)據(jù)及指令緩存（各4K字節(jié)）、啟動ROM（512字節(jié)）、DMA控制器、I/O控制器、存儲控制器等部件。嵌入式微處理器可測性設(shè)計總體結(jié)構(gòu)圖 CPU核：主要是一個4級的流水線結(jié)構(gòu)，每兩站之間有站寄存器，用來存儲從上一站傳到下一站的數(shù)據(jù)，采用BILBO（內(nèi)部邏輯快觀察）測試。 存儲器：指令和數(shù)據(jù)緩存分別用4K的RAM實現(xiàn)，另外還有512Byte的啟

27、動ROM，都是普通的存儲器結(jié)構(gòu)，因此采用通用的BIST測試方法。 DMA控制器、內(nèi)部總線、I/O控制器、存儲控制器和CPU核中不包括在流水線內(nèi)的邏輯是普通的邏輯電路，采用部分掃描測試方法。 嵌入式微處理器符合邊界掃描測試標(biāo)準(zhǔn)IEEE1149.1，芯片的每一個I/O口都附加有一個掃描單元TAP控制器成為整個芯片的測試控制中心。2RAM和ROM的內(nèi)置自測試內(nèi)置自測試（BIST）是指利用電路的一部分電路完成本身的測試功能。BIST可以分為test-per-clock和test-per-scan兩種方法。這里采用test-per-clock方法，測試RAM和ROM。test-per-clock方法是按

28、照時鐘頻率工作的，只有在測試結(jié)束后，才會把測試結(jié)果串行移出，節(jié)省測試時間。 (1) RAM測試結(jié)構(gòu)用RAM實現(xiàn)的數(shù)據(jù)緩存和指令緩存均使用普通的BIST方法。由于兩個RAM的結(jié)構(gòu)完全相同，因此為了減小面積消耗，只使用一組測試電路，在測試時由外部信號TE0、TE1分別控制RAM1、RAM2是否處于測試狀態(tài)。TE0和TE1不能同時有效。測試電路結(jié)構(gòu)如下圖。RAM可測性設(shè)計結(jié)構(gòu)圖BIST信號是整個電路的使能信號，當(dāng)BIST信號無效時，RAM處于正常工作，測試電路都被屏蔽。當(dāng)BIST信號有效時，RAM處于測試狀態(tài)，BIST控制器產(chǎn)生的讀寫控制信號、地址和測試碼通過多路選擇開關(guān)，在TE0和TE1的控制下分時輸入給RAM0和RAM1，然后BIST控制器對RAM0和RAM1的響應(yīng)數(shù)據(jù)進行分析，最后報告測試結(jié)果。BIST控制器的設(shè)計框圖如下圖所示，地址產(chǎn)生器用于計算訪問地址，LFSR（線性反饋移位寄存器）產(chǎn)生測試碼，MISR（多輸入特征寄存器）將RAM的響應(yīng)轉(zhuǎn)換為比特流與標(biāo)準(zhǔn)特征值進行比較，得到正確或錯誤信號。此外還實現(xiàn)了初步的故障診斷功能，即當(dāng)發(fā)現(xiàn)有故障時，通過TAP控制器，可以將出錯的地址移出芯片。測試過程如下：RAM的BIST控制器圖 地址產(chǎn)生器輸出要測試的RAM單元的地址，LFSR產(chǎn)生測試碼并輸出。 MISR接收響應(yīng)數(shù)據(jù)并轉(zhuǎn)換為特征值，再與