一種低功耗射頻CMOS電荷泵鎖相環(huán)的設(shè)計(jì)_圖文

1、第39卷第1期2009年2月微電子學(xué)Microelect ronicsVol 139,No.1Feb.2009收稿日期:2008206211;定稿日期:2008210231基金項(xiàng)目:國(guó)家高技術(shù)研究發(fā)展(863計(jì)劃基金資助項(xiàng)目(2008AA04Z309一種低功耗射頻CMOS 電荷泵鎖相環(huán)的設(shè)計(jì)周海峰,韓雁,董樹(shù)榮,韓曉霞,程維維(浙江大學(xué)微電子與光電子研究所,杭州310027摘要:描述了基于P 型CSL (Current Steer Logic 架構(gòu)壓控振蕩器的低功耗射頻鎖相環(huán)設(shè)計(jì)。其鑒頻鑒相器模塊采用預(yù)充電模式,具有高速、無(wú)死區(qū)等特點(diǎn);電荷泵模塊在提高開(kāi)關(guān)速度的基礎(chǔ)上,改進(jìn)了拓?fù)浣Y(jié)構(gòu),使充放電

2、電流的路徑深度相同,更好地實(shí)現(xiàn)了匹配;為了達(dá)到寬調(diào)諧范圍的目的,電荷泵模塊采用1.8V 電源電壓,而壓控振蕩器模塊采用3.3V ,這樣可充分利用電荷泵的輸出電壓范圍實(shí)現(xiàn)寬調(diào)諧。電路設(shè)計(jì)基于0.18m 1P6M CMOS 工藝,芯片實(shí)測(cè)結(jié)果顯示,鎖相環(huán)工作在940M Hz 2.23GHz 的頻率范圍內(nèi),功耗低于15.2mW ,芯片面積為750m ×400m (不包括IO 。關(guān)鍵詞:鎖相環(huán);射頻;壓控振蕩器;電荷泵中圖分類(lèi)號(hào):TN402文獻(xiàn)標(biāo)識(shí)碼:A文章編號(hào):100423365(20090120049204A Low 2Power RF CMOS Charge Pump PLLZHOU

3、Haifeng ,HAN Yan ,DON G Shurong ,HAN Xiaoxia ,CH EN G Weiwei(1.I nstit ute of Microelect ronics and Photoelect ronics ,Zhej iang Uni versit y ,Hangz hou 310027,P.R.China Abstract :A phase 2locked loop (PLL based on voltage controlled oscillator (VCO with P 2type CSL (CurrentSteer Logic structure was

4、 presented.A pre 2charge mode was used in phase/f requency detector to realize high speed and dead zone f ree ,etc.The topology of the circuit was also enhanced to equalize the depths of charge and discharge currents ,which improved the circuit matching.In order to expand the tuning range of the PLL

5、 ,a 1.8V power sup 2ply was used in the charge pump module ,while a 3.3V power supply was used for VCO module.This circuit was implemented in a 0.18m 1P6M CMOS technology ,and the core chip occupied an area of 750m ×400m.Test results showed that the PLL operated in the f requency range between

6、940M Hz and 2.23GHz ,with a power con 2sumption less than 15.2mW.K ey w ords :Phase locked loop (PLL ;Radio f requency (RF ;Voltage controlled oscillator (VCO ;ChargepumpEEACC :1280;22201引言鎖相環(huán)(PLL 技術(shù)廣泛應(yīng)用于通訊系統(tǒng)的時(shí)鐘恢復(fù)及無(wú)線(xiàn)通訊系統(tǒng)的頻率合成1,2。隨著便攜式電子產(chǎn)品的流行,在VSL I 設(shè)計(jì)中,功耗成為設(shè)計(jì)關(guān)注的重點(diǎn)。隨著SOC 的發(fā)展,PLL 需要集成在同一塊芯片上,這對(duì)PLL 設(shè)計(jì)提

7、出了更高的要求3,4。低功耗的設(shè)計(jì)通常利用低電源電壓來(lái)實(shí)現(xiàn),但是,降低電源電壓往往受到所要求的工作頻率的限制;另外,這也限制了在電源和地之間用于提供尾電流的偏置電路的級(jí)聯(lián)級(jí)數(shù)。本文采用CSL 結(jié)構(gòu)的壓控振蕩器設(shè)計(jì)低功耗射頻鎖相環(huán),電路結(jié)構(gòu)簡(jiǎn)單、性能高;電荷泵模塊采用1.8V 電源電壓,壓控振蕩器模塊采用3.3V ,這樣可充分利用電荷泵的輸出電壓范圍,使鎖相環(huán)的鎖頻范圍擴(kuò)大。2鎖相環(huán)結(jié)構(gòu)鎖相環(huán)實(shí)現(xiàn)的功能是使輸入?yún)⒖夹盘?hào)與反饋的比較信號(hào)頻率及相位一致?；谡麛?shù)N 分頻的頻率合成器的方框圖如圖1所示。電路中,鑒頻鑒相器(PFD 檢測(cè)參考信號(hào)F in 及反饋信號(hào)F f b 在頻率和相位上的偏差,PFD

8、 輸出的U P 、DOWN 數(shù)字信號(hào)控制電荷泵(CP 電路,將F in 和F f b 的偏差轉(zhuǎn)換成相應(yīng)的電流邏輯狀態(tài),環(huán)路濾波器(L F 將該電流轉(zhuǎn)換為模擬電壓,并濾除高頻信號(hào)噪聲;環(huán)路濾波器的輸出電壓用來(lái)控制壓控振蕩器(VCO 的輸出頻率,分頻器(FB 置于反饋回路中,提供分頻比N ,壓控振蕩器的輸出頻率最終鎖定在參考頻率的N 倍。 圖1電荷泵鎖相環(huán)結(jié)構(gòu)框圖Fig.1Block diagram of the charge 2pump PLL2.1鑒頻鑒相器圖2所示的預(yù)充電型鑒頻鑒相器是K ondoh 等人提出的5,其拓?fù)浣Y(jié)構(gòu)簡(jiǎn)單,僅由18個(gè)晶體管組成,延遲路徑僅為三個(gè)邏輯門(mén)的深度,寄生電容很

9、小,可進(jìn)行高速工作。通過(guò)對(duì)晶體管尺寸的設(shè)計(jì),可以去除死區(qū)6。相比其他鑒頻鑒相器,該電路具有更高的鑒相靈敏度,且對(duì)輸入信號(hào)的占空比沒(méi)有要求。 圖2預(yù)充電型鑒頻/鑒相器Fig.2Pre 2charge PFD2.2電荷泵在傳統(tǒng)電荷泵的基礎(chǔ)上,改進(jìn)電路結(jié)構(gòu)可以提高電荷泵的工作速度及充放電電流的匹配度。本設(shè)計(jì)采用圖3所示的結(jié)構(gòu)。它由恒流源、電流鏡及輔助電路模塊三部分組成。電路中,M2和M3的開(kāi)關(guān)速度是整個(gè)電路工作速度的主要限制因素。當(dāng)DOWN 信號(hào)從低電平轉(zhuǎn)換為高電平時(shí),M2的充電時(shí)間相當(dāng)長(zhǎng),這使得M3的速度也慢下來(lái),增加的M4和M5能很好地解決這個(gè)問(wèn)題7;當(dāng)DOWN 信號(hào)轉(zhuǎn)換為高電平時(shí),M3的柵電壓

10、被迅速拉高,使M3導(dǎo)通得更快。從圖4可見(jiàn),增加了M4和M5后,較好地改善了M3的開(kāi)關(guān)速度。M4和M5承載相同的電流,設(shè)計(jì)時(shí)需要注意匹配。另外,為了減少M(fèi)3柵節(jié)點(diǎn)的寄生電容,M4及M5的尺寸應(yīng)盡量小。2.3環(huán)路濾波器本設(shè)計(jì)采用二階無(wú)源低通濾波器,結(jié)構(gòu)如圖5所示,由兩個(gè)電容和一個(gè)電阻組成。 圖5環(huán)路濾波器Fig.52nd 2order passive filter環(huán)路濾波器的開(kāi)環(huán)傳輸函數(shù)為:F (s =(R 1+1sC 11sC 2=s z +1s (C 1+C 2(1+s p (1z =R 1C 1,p =R 1C 1C 2C 1+C 2(2鎖相環(huán)的開(kāi)環(huán)傳輸函數(shù)為:G (s =K PFD K V

11、CO F (s sN =K PFD K VCO s 2N (C 1+C 21+s z1+s p(3G (s s =j=-K PFD K V CO 2N (C 1+C 21+j z1+j p(4則環(huán)路的相位函數(shù)為:(=tan 21(z -tan 21(p +180°(5設(shè)d (d =0,得到環(huán)路帶寬:=c c =1z p(6max =tan 21(c z -tan 21(c p (7p =sec max -tan max c ,z =12cp (8當(dāng)=c 時(shí),G (j =1,推出:C 2=p z K PFD K V CO2N 1+(CZ 21+(CP 2(9C 1=C 2zp -1(1

12、0 R 1=zC 1(11由(9、(10、(11式,可計(jì)算出環(huán)路濾波器中元器件的值。3壓控振蕩器壓控振蕩器(VCO 是PLL 中的重要模塊,其主要設(shè)計(jì)指標(biāo)如下8。1調(diào)諧范圍:VCO 的輸出頻率范圍須覆蓋應(yīng)用環(huán)境中所需要的全部頻率。2調(diào)諧線(xiàn)性度:理想的VCO 應(yīng)在整個(gè)頻率范圍內(nèi)具有恒定的VCO 增益K V CO 。VCO 增益的恒定將給PLL 的設(shè)計(jì)帶來(lái)簡(jiǎn)化。3功耗:VCO 在射頻情況下有較大的動(dòng)態(tài)功耗;在低頻情況下則有較大的短路功耗,且VCO 是PLL 系統(tǒng)中主要的功耗源。在PLL 電路中,環(huán)形VCO 電路可分為兩種:單端VCO 和差分VCO 。這兩種結(jié)構(gòu)各有優(yōu)缺點(diǎn)。一般而言,單端VCO 電路

13、的輸出頻率范圍比較寬,差分VCO 電路相對(duì)會(huì)窄一些;但是,在抑制電源噪聲方面,差分結(jié)構(gòu)會(huì)好一些。本文采用單端VCO 中的CSL 架構(gòu)。該結(jié)構(gòu)一般用在低電壓邏輯電路中,具有低功耗的特點(diǎn),其結(jié)構(gòu)如圖6(a 所示9。圖6(a P 型CSL 延時(shí)單元;(b 電壓傳輸曲線(xiàn)及噪聲容限Fig.6(a P 2type CSL delay cell ;(b V TC and noise margins本設(shè)計(jì)采用PMOS 對(duì)管作為電流控制延時(shí)單元的開(kāi)關(guān)管,NMOS 作為電流源器件。這是考慮到可用N 阱隔離襯底對(duì)PMOS 對(duì)管的噪聲,同時(shí)通過(guò)深阱工藝隔離襯底對(duì)NMOS 電流源的噪聲,使襯底噪聲整體上得到有效抑制。上

14、述P 型CSL 結(jié)構(gòu)包括輸入PMOS 開(kāi)關(guān)管M1,二極管形式連接的M2及NMOS 電流源M3。經(jīng)過(guò)推導(dǎo),振蕩幅度的表達(dá)式為:V =V OH -V OL =V tp +V dsatM 21-1G V(12其中,G v =(W/L 1(W/L 2,V d satM 2=2I b ias /K p (W/L 2。輸出電壓擺幅隨偏置電流I bias 的平方根變化。從電路的電壓轉(zhuǎn)移特性曲線(xiàn)(圖6(b ,可推導(dǎo)出CSL 延時(shí)單元的噪聲容限:N M L =V dsatM 2(1-23G V(13N M H =V tp+V d satM 2(1G 2V -G V+G V -1G B-1(14由以上分析可知,噪

15、聲容限和電路速度均受到G V 的影響。設(shè)計(jì)中,G V 取24之間。當(dāng)在CSL 輸入端加入階躍信號(hào)源時(shí),根據(jù)動(dòng)態(tài)特性分析,輸出上升延遲時(shí)間t lh 和下降延遲時(shí)間t hl 分別為10:t lh =C out I bias (15t hl =C out I bias(16 式中,和為常數(shù),可見(jiàn)該環(huán)形振蕩器的輸出頻率與偏置電流I b ias 成正比,測(cè)試結(jié)果也證實(shí)了這一點(diǎn)。從(12式也可看出,隨著輸出頻率的提高,輸出電壓的擺幅也會(huì)增加,這對(duì)電源噪聲的抑制是有益的。圖7是一個(gè)3級(jí)CSL 架構(gòu)壓控振蕩電路,前一級(jí)是電壓電流轉(zhuǎn)換電路,中間是振蕩級(jí),后級(jí)是輸出緩沖級(jí)。其中采用低凈空壓降的共源共柵電路來(lái)提高電

16、流源的輸出電阻,適合低壓應(yīng)用11。 圖7電流控制振蕩電路Fig.7Schematics of VCO with p 2type CSL structure4測(cè)試結(jié)果本文鎖相環(huán)采用0.18m 1P6M CMOS 工藝實(shí)現(xiàn)。圖8為流片后的裸片圖,PLL 模塊為750m ×400m (不含IO 。 圖8鎖相環(huán)芯片照片F(xiàn)ig.8Photograph of the PLL chip環(huán)路設(shè)計(jì)中,電荷泵模塊采用1.8V 電源電壓,VCO 模塊采用3.3V 電源電壓,這樣可充分利用電荷泵的輸出電壓范圍,擴(kuò)大鎖相環(huán)的鎖定范圍。圖9所示為鎖相環(huán)的鎖定范圍及與控制電壓的關(guān)系。從圖中可以看出,控制電壓從0.

17、17V 變化到1.72V ,環(huán)路均能鎖定。鎖相環(huán)輸出的頻率范圍為940M Hz 到2.23GHz。圖9PLL 鎖定頻率范圍及與控制電壓的關(guān)系Fig.9Tuning characteristics of the VCO圖10所示為壓控振蕩器及PLL 的功耗與頻率的關(guān)系。隨著輸出頻率的增加,VCO 及PLL 的功耗也隨之增加,且VCO 的功率與輸出頻率呈良好的線(xiàn)性關(guān)系,這是由于CSL 結(jié)構(gòu)的VCO 輸出頻率與它的偏置電流成正比,即與功耗成正比。圖10VCO 和PLL 的功耗與頻率的關(guān)系Fig.10Power consumption of VCO and PLL vs.frequency(下轉(zhuǎn)第57

18、頁(yè)5結(jié)論設(shè)計(jì)了一個(gè)P 型CSL 架構(gòu)的射頻壓控振蕩器鎖相環(huán)。設(shè)計(jì)中,采用預(yù)充電型鑒頻鑒相器,且改進(jìn)了電荷泵結(jié)構(gòu)。電路采用0.18m 1P6M CMOS工藝實(shí)現(xiàn)。實(shí)測(cè)結(jié)果顯示,鎖相環(huán)工作在很寬的頻率范圍內(nèi),從940M Hz 到2.23GHz ;芯片面積小、功耗低、最大功耗僅15.2mW 。第1期龍英等:任意階開(kāi)關(guān)電流低通濾波器的系統(tǒng)設(shè)計(jì)計(jì)具有非常重要的意義。參考文獻(xiàn):1HU GH ES J B,BIRD N C,MACB ET H I C,Switched2currents,a new technique for analogue sampled2data signal processingC/

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