可編程ASIC設(shè)計(jì)及應(yīng)用 [李廣軍]信號(hào)傳輸模型

1、電子科技大學(xué)可編程ASIC信號(hào)傳輸模型電子科技大學(xué)回顧上一節(jié)課，發(fā)生了什么U1U2abcclk/* 敏感信號(hào)為(clk) */FunctU3() if( ( clklast = 0 ) & ( clk = 1 ) ) b = a; c = b; 此時(shí)仿真出錯(cuò),與實(shí)際不符！交換順序!電子科技大學(xué)解決方案一 可以規(guī)定設(shè)計(jì)者嚴(yán)格按照 c = b; b = a;的順序，即“從后級(jí)到前級(jí)”的順序描述寄存器隊(duì)列。U1U2abcclk電子科技大學(xué)但是 設(shè)計(jì)者在實(shí)際設(shè)計(jì)當(dāng)中如何時(shí)刻注意寄存器的先后級(jí)順序？ 特別是設(shè)計(jì)者如何去描述如下圖所示的循環(huán)移位寄存器？U1U2abcclkPreset解決方案分析(

2、1)U1U2abcclkVoid functU1() if(rising_edge(clk) b = a;Void functU2() if(rising_edge(clk) c = b;想想如何解決調(diào)想想如何解決調(diào)度順序的問度順序的問題題解決方案分析(1)U1U2abcclkVoid functU1() if(rising_edge(clk) b = a;Void functU2() if(rising_edge(clk) c = b;一種好的硬件描一種好的硬件描述語言，或者一述語言，或者一種好的硬件建模種好的硬件建模方法，應(yīng)該允許方法，應(yīng)該允許設(shè)計(jì)者用設(shè)計(jì)者用任何順任何順序序描述或者調(diào)度描

3、述或者調(diào)度各個(gè)模塊的進(jìn)程。各個(gè)模塊的進(jìn)程。解決方案分析(2)U1U2abcclkVoid functU1() if(rising_edge(clk) b = a;Void functU2() if(rising_edge(clk) c = b;進(jìn)程調(diào)度是串行進(jìn)程調(diào)度是串行的，而硬件運(yùn)行的，而硬件運(yùn)行是并行的。從軟是并行的。從軟件的角度上看，件的角度上看，進(jìn)程內(nèi)的信號(hào)傳進(jìn)程內(nèi)的信號(hào)傳輸不能輸不能“過快過快”，以至于過早地傳以至于過早地傳輸?shù)侥康牡亍］數(shù)侥康牡?。解決方案分析(3)U1U2abcclkVoid functU1() if(rising_edge(clk) b = a;Void func

4、tU2() if(rising_edge(clk) c = b;出現(xiàn)上述問題的出現(xiàn)上述問題的根本原因在于，根本原因在于，我們還沒有考慮我們還沒有考慮到信號(hào)傳輸中的到信號(hào)傳輸中的延時(shí)延時(shí)解決方案分析(4)U1U2abcclkVoid functU1() if(rising_edge(clk) b = a;Void functU2() if(rising_edge(clk) c = b;電子科技大學(xué) 假設(shè)信號(hào)從a直接傳輸?shù)絚，中間經(jīng)過b。 當(dāng)a處的電信號(hào)往b傳輸?shù)耐瑫r(shí)，b處的信號(hào)也在往c傳輸。 即使假定傳輸延時(shí)為0(很理想的情況)，但是任意時(shí)刻(或者說任意瞬間)，c所獲得的信號(hào)絕對(duì)不是此時(shí)b所獲得

5、的信號(hào)，更不會(huì)是a的信號(hào)(雖然它們的值有可能是完全相同的)。信號(hào)傳輸?shù)难訒r(shí)abc解決方案分析(4)U1U2abcclkVoid functU1() if(rising_edge(clk) b = a;Void functU2() if(rising_edge(clk) c = b;假設(shè)先調(diào)度假設(shè)先調(diào)度functU1再調(diào)再調(diào)度度functU2。functU1調(diào)度調(diào)度完畢后，完畢后，a的的新值不能立新值不能立即傳輸?shù)郊磦鬏數(shù)絙。必須等到必須等到functU2被調(diào)被調(diào)度之后。度之后。解決方案分析(4)U1U2abcclkVoid functU1() if(rising_edge(clk) b = a

6、;Void functU2() if(rising_edge(clk) c = b;假設(shè)先調(diào)度假設(shè)先調(diào)度functU2再調(diào)再調(diào)度度functU1。分析仍然同分析仍然同前。前。VHDL解決方案U1U2abcclkU1:Process(clk)begin if(rising_edge(clk) b = a; end if;End process;U2:Process(clk)begin if(rising_edge(clk) c = b; end if;End process;Vhdl在信號(hào)在信號(hào)賦值問題上，賦值問題上，引入了一個(gè)引入了一個(gè)延時(shí)的概念。延時(shí)的概念。VHDL解決方案-Delta延時(shí)U

7、1U2abcclkU1:Process(clk)begin if(rising_edge(clk) b = a; end if;End process;U2:Process(clk)begin if(rising_edge(clk) c = b; end if;End process;很容易發(fā)現(xiàn)，很容易發(fā)現(xiàn)，信號(hào)賦值的延信號(hào)賦值的延時(shí)，正好應(yīng)該時(shí)，正好應(yīng)該等于前面所說等于前面所說的一個(gè)的一個(gè)子仿真子仿真周期周期的時(shí)間的時(shí)間-Delta延時(shí)延時(shí)。電子科技大學(xué)必須等于Delta延時(shí) 信號(hào)賦值延時(shí)，不能少于信號(hào)賦值延時(shí)，不能少于Delta延時(shí)，這延時(shí)，這是前面所說的調(diào)度順序問題能得到有效是前面所說的

8、調(diào)度順序問題能得到有效解決的保證；解決的保證； 此外，信號(hào)賦值的延時(shí)，不可能大于一此外，信號(hào)賦值的延時(shí)，不可能大于一個(gè)個(gè)Delta延時(shí)延時(shí)(即子仿真周期的時(shí)間即子仿真周期的時(shí)間)，因，因?yàn)檠訒r(shí)時(shí)間到達(dá)，目標(biāo)信號(hào)點(diǎn)發(fā)生有效為延時(shí)時(shí)間到達(dá)，目標(biāo)信號(hào)點(diǎn)發(fā)生有效更新后，才可能激活下一個(gè)子仿真周期。更新后，才可能激活下一個(gè)子仿真周期。電子科技大學(xué)考慮模塊合并的情況 Process( clk ) Begin if( clkevent and clk = 1 ) then b = a; c = b; end if; End process;這個(gè)進(jìn)程的行為必須這個(gè)進(jìn)程的行為必須跟前面所說的雙進(jìn)程的跟前面所說的

9、雙進(jìn)程的行為一樣。行為一樣。abc001101tlastpresentU1U2abcclk電子科技大學(xué)考慮模塊合并的情況 Process( clk ) Begin if( clkevent and clk = 1 ) then b = a; c = b; end if; End process;當(dāng)仿真程序執(zhí)行這條當(dāng)仿真程序執(zhí)行這條語句之后，語句之后，a的新的值的新的值并不會(huì)立即到達(dá)并不會(huì)立即到達(dá)b。abc001101tlastpresentU1U2abcclk電子科技大學(xué)考慮模塊合并的情況 Process( clk ) Begin if( clkevent and clk = 1 ) then

10、 b = a; c = b; end if; End process;同樣執(zhí)行這條語句后，同樣執(zhí)行這條語句后，b的值也不會(huì)立即傳的值也不會(huì)立即傳輸?shù)竭_(dá)輸?shù)竭_(dá)c。abc001101tlastpresentU1U2abcclk電子科技大學(xué)考慮模塊合并的情況 Process( clk ) Begin if( clkevent and clk = 1 ) then b = a; c = b; end if; End process;abc001101tlastpresentU1U2abcclk電子科技大學(xué)考慮模塊合并的情況 Process( clk ) Begin if( clkevent and c

11、lk = 1 ) then b = a; c = b; end if; End process;abc001101tlastpresent10U1U2abcclk電子科技大學(xué)假如給時(shí)序進(jìn)程添加冗余敏感信號(hào) Process( b, clk ) Begin if( clkevent and clk = 1 ) then b = a; c = b; end if; End process;必須保證必須保證process不能因不能因?yàn)闉閎的改變而得到調(diào)度。的改變而得到調(diào)度?？梢姡瑫r(shí)鐘沿條件判斷的可見，時(shí)鐘沿條件判斷的值只在值只在第一個(gè)第一個(gè)子仿真周期子仿真周期為真。為真。電子科技大學(xué)回頭看看組合電路進(jìn)

12、程的情況 Process( a, b ) Begin b = a; c = b; End process;再次強(qiáng)調(diào)再次強(qiáng)調(diào):當(dāng)當(dāng)a發(fā)生發(fā)生變化時(shí)，該進(jìn)程將變化時(shí)，該進(jìn)程將被調(diào)度兩次，即被調(diào)度兩次，即a的變化激活了兩個(gè)的變化激活了兩個(gè)子仿真周期。這樣子仿真周期。這樣保證了保證了a的值能順的值能順利傳播到利傳播到c。abc行為仿真行為仿真電子科技大學(xué)回頭看看組合電路進(jìn)程的情況 Process( a, b ) Begin b = a; c = b; End process;再次強(qiáng)調(diào)再次強(qiáng)調(diào):當(dāng)當(dāng)a發(fā)生發(fā)生變化時(shí)，該進(jìn)程將變化時(shí)，該進(jìn)程將被調(diào)度兩次，即被調(diào)度兩次，即a的變化激活了兩個(gè)的變化激活了兩個(gè)子

13、仿真周期。這樣子仿真周期。這樣保證了保證了a的值能順的值能順利傳播到利傳播到c。abc時(shí)序仿真時(shí)序仿真電子科技大學(xué)假設(shè)敏感信號(hào)量遺漏 Process( a ) Begin b = a; c = b; End process;abc行為仿真行為仿真電子科技大學(xué)假設(shè)敏感信號(hào)量遺漏 Process( a ) Begin b = a; c = b; End process;abc行為仿真行為仿真電子科技大學(xué)假設(shè)敏感信號(hào)量遺漏 Process( a ) Begin b = a; c = b; End process;A發(fā)生一次，該發(fā)生一次，該process只被調(diào)度只被調(diào)度一次，造成行為仿一次，造成行為仿

14、真結(jié)果錯(cuò)誤。真結(jié)果錯(cuò)誤。abc行為仿真行為仿真而時(shí)序仿真仍然是而時(shí)序仿真仍然是正確的正確的(上節(jié)課分析過上節(jié)課分析過)電子科技大學(xué)關(guān)于組合進(jìn)程的結(jié)論 Process( a, b ) Begin b = a; c = b; End process;組合電路進(jìn)程中，所有組合電路進(jìn)程中，所有被讀取的信號(hào)，都應(yīng)該被讀取的信號(hào)，都應(yīng)該放到敏感信號(hào)列表中。放到敏感信號(hào)列表中。當(dāng)輸入發(fā)生變化時(shí)，組當(dāng)輸入發(fā)生變化時(shí)，組合進(jìn)程有可能連續(xù)多次合進(jìn)程有可能連續(xù)多次被調(diào)度。被調(diào)度。電子科技大學(xué)關(guān)于信號(hào)賦值完成(到達(dá))時(shí)間的說法 說法說法1：大部分資料上說的是，：大部分資料上說的是，信號(hào)賦值是在信號(hào)賦值是在進(jìn)程退出時(shí)完

15、成進(jìn)程退出時(shí)完成(到達(dá)到達(dá))。 說法說法2：而部分資料說的是，：而部分資料說的是，信號(hào)賦值是在當(dāng)信號(hào)賦值是在當(dāng)前的前的子仿真周期子仿真周期結(jié)束時(shí)完成結(jié)束時(shí)完成(到達(dá)到達(dá))。 分析：說法分析：說法1是從硬件的角度來看問題，其依是從硬件的角度來看問題，其依據(jù)的前提是，據(jù)的前提是，進(jìn)程是并行執(zhí)行的；進(jìn)程是并行執(zhí)行的； 而說法而說法2是從底層的軟件仿真來看問題，其依是從底層的軟件仿真來看問題，其依據(jù)的前提是，據(jù)的前提是，進(jìn)程是串行調(diào)度進(jìn)程是串行調(diào)度(“并發(fā)并發(fā)”的本的本質(zhì)質(zhì))的。的。電子科技大學(xué)從現(xiàn)在開始 課程開始進(jìn)入設(shè)計(jì)階段。這意味著，學(xué)習(xí)時(shí)，課程開始進(jìn)入設(shè)計(jì)階段。這意味著，學(xué)習(xí)時(shí)，思維方法應(yīng)該從軟

16、件模型轉(zhuǎn)向硬件模型。思維方法應(yīng)該從軟件模型轉(zhuǎn)向硬件模型。 以后的說法，大部分是基于第一種假設(shè)以后的說法，大部分是基于第一種假設(shè)(進(jìn)程進(jìn)程并行并行)。也就是，你可以并且應(yīng)該使用純粹的。也就是，你可以并且應(yīng)該使用純粹的硬件思維硬件思維來進(jìn)行代碼分析和代碼設(shè)計(jì)。來進(jìn)行代碼分析和代碼設(shè)計(jì)。 但是你應(yīng)該時(shí)刻注意使用底層的軟件仿真思維，但是你應(yīng)該時(shí)刻注意使用底層的軟件仿真思維，來思考來思考vhdl語法背后的運(yùn)行機(jī)制，這不僅可以語法背后的運(yùn)行機(jī)制，這不僅可以很好地理解很好地理解HDL，而且有助于你純熟地使用任而且有助于你純熟地使用任何一門語言，或者使用多語言配合來進(jìn)行系統(tǒng)何一門語言，或者使用多語言配合來進(jìn)行

17、系統(tǒng)建模建模/仿真，特別是軟件和硬件的協(xié)同建模仿真，特別是軟件和硬件的協(xié)同建模/仿仿真。真。電子科技大學(xué)例如 我們認(rèn)為前面例子中，任時(shí)刻被同時(shí)激我們認(rèn)為前面例子中，任時(shí)刻被同時(shí)激活的進(jìn)程之間是并行活的進(jìn)程之間是并行(嚴(yán)格地說是嚴(yán)格地說是“并并發(fā)發(fā)”)執(zhí)行的。執(zhí)行的。 那么思考：如何用那么思考：如何用c語言來實(shí)現(xiàn)前面所說語言來實(shí)現(xiàn)前面所說的時(shí)序進(jìn)程和組合進(jìn)程，以及這些進(jìn)程的時(shí)序進(jìn)程和組合進(jìn)程，以及這些進(jìn)程的調(diào)度？的調(diào)度？ C語言實(shí)現(xiàn)時(shí)，如何處理信號(hào)賦值的語言實(shí)現(xiàn)時(shí)，如何處理信號(hào)賦值的Delta延時(shí)延時(shí)？電子科技大學(xué)進(jìn)程內(nèi)的信號(hào)賦值:順序執(zhí)行，并行賦值 例1 ： Process Begin a =

18、 1; a = 0; End process;這兩個(gè)賦值實(shí)際上是這兩個(gè)賦值實(shí)際上是“并行并行”(也可以說也可以說“并并發(fā)發(fā)”)的。的。但是由于但是由于process內(nèi)語句內(nèi)語句運(yùn)行的順序性，后者將運(yùn)行的順序性，后者將比前者比前者“晚晚”到達(dá)一個(gè)到達(dá)一個(gè)很微小的時(shí)間。很微小的時(shí)間。結(jié)果：結(jié)果：a = 0。電子科技大學(xué)進(jìn)程內(nèi)的信號(hào)賦值:順序執(zhí)行，并行賦值 例例1 ： Process Begin a = 1; a = 0; End process;在實(shí)際設(shè)計(jì)中，應(yīng)該盡在實(shí)際設(shè)計(jì)中，應(yīng)該盡量避免出現(xiàn)這種對(duì)信號(hào)量避免出現(xiàn)這種對(duì)信號(hào)多次賦值覆蓋；多次賦值覆蓋；這意味著，盡量不要使這意味著，盡量不要使用書上

19、的在用書上的在process內(nèi)部?jī)?nèi)部進(jìn)行信號(hào)進(jìn)行信號(hào)初始化初始化的方法的方法(后面將詳細(xì)講述后面將詳細(xì)講述)。結(jié)果：結(jié)果：a = 0。電子科技大學(xué)進(jìn)程內(nèi)的信號(hào)賦值:順序執(zhí)行，并行賦值 例例2 ： Process(a,b,c,d) Begin d = a; x = c XOR d; d = b; y = c XOR d; End process;結(jié)果：結(jié)果：x = b XOR c; y = b XOR c;電子科技大學(xué)VHDL中的變量 與與c語言的變量一樣，賦值是立即有效的。語言的變量一樣，賦值是立即有效的。 Process( a, b, c ) 注意注意d為變量為變量(用用variable聲明

20、聲明) Begin d := a; x = c XOR d; d := b; y = c XOR d; End prcoess;結(jié)果：結(jié)果：x = a XOR c;y = b XOR c;電子科技大學(xué)VHDL中的對(duì)象 信號(hào)信號(hào): 全局量全局量(進(jìn)程之外定義進(jìn)程之外定義)，代表硬件，代表硬件連線，賦值有連線，賦值有 Delta延時(shí)延時(shí) 變量：局部量變量：局部量(只在進(jìn)程內(nèi)可見只在進(jìn)程內(nèi)可見)，不代表，不代表硬件連線，只代表一個(gè)硬件連線，只代表一個(gè)“值值”或者或者“運(yùn)運(yùn)算結(jié)果算結(jié)果”，賦值為立即有效。，賦值為立即有效。 常數(shù)：全局量。直接與高電平或者地電常數(shù)：全局量。直接與高電平或者地電平相連接。

21、平相連接。 具體可參考教材具體可參考教材(第一版第一版)中中p.78的總結(jié)。的總結(jié)。電子科技大學(xué)設(shè)計(jì)中要注意 變量是變量是VHDL為仿真而專門引入的概念，為仿真而專門引入的概念，實(shí)際上因?yàn)樗痪邆溆布匦?，因此在?shí)際上因?yàn)樗痪邆溆布匦?，因此在RTL設(shè)計(jì)中要盡量避免使用。設(shè)計(jì)中要盡量避免使用。 而在使用而在使用VHDL高層建?；蛘叻抡鏁r(shí)，高層建?；蛘叻抡鏁r(shí)，可以適當(dāng)使用變量?？梢赃m當(dāng)使用變量。電子科技大學(xué)數(shù)據(jù)類型 VHDL的對(duì)象所能使用的數(shù)據(jù)類型有：的對(duì)象所能使用的數(shù)據(jù)類型有： 位，位矢量；位，位矢量； 整數(shù)，自然數(shù)，實(shí)數(shù)；整數(shù)，自然數(shù)，實(shí)數(shù)； 布爾量；布爾量； 時(shí)間；時(shí)間； 字符，字符串；

22、字符，字符串； 錯(cuò)誤等級(jí)。錯(cuò)誤等級(jí)。直接地描述硬件的直接地描述硬件的結(jié)構(gòu)，可以直接被結(jié)構(gòu)，可以直接被硬件綜合。硬件綜合。電子科技大學(xué)數(shù)據(jù)類型 VHDL的對(duì)象所能使用的數(shù)據(jù)類型有：的對(duì)象所能使用的數(shù)據(jù)類型有： 位，位矢量；位，位矢量； 整數(shù)，自然數(shù)，實(shí)數(shù)；整數(shù)，自然數(shù)，實(shí)數(shù)； 布爾量；布爾量； 時(shí)間；時(shí)間； 字符，字符串；字符，字符串； 錯(cuò)誤等級(jí)。錯(cuò)誤等級(jí)。其可綜合性根據(jù)綜其可綜合性根據(jù)綜合器的綜合能力不合器的綜合能力不同而不同。同而不同。電子科技大學(xué)數(shù)據(jù)類型 VHDL的對(duì)象所能使用的數(shù)據(jù)類型有：的對(duì)象所能使用的數(shù)據(jù)類型有： 位，位矢量；位，位矢量； 整數(shù)，自然數(shù)，實(shí)數(shù)；整數(shù)，自然數(shù)，實(shí)數(shù)； 布

23、爾量；布爾量； 時(shí)間；時(shí)間； 字符，字符串；字符，字符串； 錯(cuò)誤等級(jí)。錯(cuò)誤等級(jí)。純粹用于仿真，不純粹用于仿真，不可綜合。可綜合。電子科技大學(xué)整型的注意事項(xiàng) 使用整型時(shí)，應(yīng)該指定數(shù)據(jù)的取值范圍。使用整型時(shí)，應(yīng)該指定數(shù)據(jù)的取值范圍。 因?yàn)檫@樣可以指導(dǎo)綜合器使用多少數(shù)據(jù)因?yàn)檫@樣可以指導(dǎo)綜合器使用多少數(shù)據(jù)線來實(shí)現(xiàn)它線來實(shí)現(xiàn)它 如果不指定，則綜合器會(huì)考慮最壞的情如果不指定，則綜合器會(huì)考慮最壞的情況，使用況，使用32bit來實(shí)現(xiàn)。來實(shí)現(xiàn)。電子科技大學(xué)信號(hào)的特性本門課涉及的內(nèi)容：本門課涉及的內(nèi)容：驅(qū)動(dòng)能力；驅(qū)動(dòng)能力；取值狀態(tài)；取值狀態(tài)；傳輸延時(shí)；傳輸延時(shí)；功耗。功耗。電子科技大學(xué)驅(qū)動(dòng)能力輸 出 1的 模 塊

24、+ 3.3V高 電 平 輸 出 阻 抗負(fù) 載 阻 抗輸出0的模塊低電平輸出阻抗負(fù)載阻抗+3.3V電子科技大學(xué)高阻態(tài)Z與總線復(fù)用輸 出 0的 模 塊+3.3V輸 出 1的 模 塊+3.3V高 電 平 輸 出 阻 抗負(fù) 載 阻 抗低 電 平 輸 出 阻 抗錯(cuò)誤電路：錯(cuò)誤電路：在在VHDL中，中，這這 種情況叫做種情況叫做 多驅(qū)動(dòng)。多驅(qū)動(dòng)。思考：會(huì)造成思考：會(huì)造成什么什么 后果？后果？電子科技大學(xué)輸出0的模塊輸出z的模塊+3.3V負(fù)載阻抗+3.3V低電平輸出阻抗高阻態(tài)Z與總線復(fù)用 一般情況下，幾路一般情況下，幾路 輸出同時(shí)驅(qū)動(dòng)一路輸出同時(shí)驅(qū)動(dòng)一路 負(fù)載時(shí)，只允許一負(fù)載時(shí)，只允許一 路有邏輯電平路有邏

25、輯電平1或或0 輸出，其他路必須輸出，其他路必須 輸出高阻輸出高阻z. 思考：哪種電路思考：哪種電路 可以實(shí)現(xiàn)線與？可以實(shí)現(xiàn)線與？電子科技大學(xué)因此對(duì)于STD_LOGIC型 其取值有： “U”U”初始值初始值 “X”X”不定不定 “0”“0”0 0 “1”“1”1 1 “Z”Z”高阻高阻 “W”W”弱信號(hào)不定弱信號(hào)不定 “L”L”弱信號(hào)弱信號(hào)0 0 “H”H”弱信號(hào)弱信號(hào)1 1 “-”“-”不可能情況不可能情況電子科技大學(xué)實(shí)際信號(hào)傳輸延時(shí)的硬件機(jī)制由晶體管的開關(guān)時(shí)間、晶體管特性電阻由晶體管的開關(guān)時(shí)間、晶體管特性電阻和特性電容、線路分布電阻和分布電容引和特性電容、線路分布電阻和分布電容引起。起。具

26、體內(nèi)容可以參考數(shù)字邏輯設(shè)計(jì)的教材。具體內(nèi)容可以參考數(shù)字邏輯設(shè)計(jì)的教材。電子科技大學(xué)實(shí)際信號(hào)傳輸延時(shí)的VHDL描述 分兩種：傳輸延時(shí)與慣性延時(shí)。分兩種：傳輸延時(shí)與慣性延時(shí)。 傳輸延時(shí)：傳輸延時(shí)： b = transport a after 20 ns; 慣性延時(shí)：慣性延時(shí)： b = a after 20 ns;電子科技大學(xué)傳輸延時(shí) b = TRANSPORT a AFTER 20 nsb = TRANSPORT a AFTER 20 ns； 電子科技大學(xué)慣性延時(shí) b = a AFTER 20 nsb = a AFTER 20 ns；電子科技大學(xué)功耗 與分布電容、邏輯電平門限、工作速率與分布電容、

27、邏輯電平門限、工作速率等決定。以后將具體講述這部分的內(nèi)容。等決定。以后將具體講述這部分的內(nèi)容。電子科技大學(xué)思考 現(xiàn)在你可以知道為什么在上一次的作業(yè)現(xiàn)在你可以知道為什么在上一次的作業(yè)題里，要求題里，要求std_logic的定義中，枚舉值的定義中，枚舉值為字符型，而不是整型為字符型，而不是整型電子科技大學(xué)小結(jié) 前面以前面以“模塊化硬件與進(jìn)程模型模塊化硬件與進(jìn)程模型”與與“信號(hào)傳輸模型信號(hào)傳輸模型”來講述了數(shù)字系統(tǒng)的來講述了數(shù)字系統(tǒng)的軟件仿真算法。軟件仿真算法。 學(xué)習(xí)目的：理解硬件描述語言的原理；學(xué)習(xí)目的：理解硬件描述語言的原理；了解數(shù)字系統(tǒng)的建模和仿真中要注意的了解數(shù)字系統(tǒng)的建模和仿真中要注意的問

28、題。問題。電子科技大學(xué)小結(jié) 算法要點(diǎn)：算法要點(diǎn)： 系統(tǒng)敏感的輸入信號(hào)產(chǎn)生變化，將激活一個(gè)仿真周系統(tǒng)敏感的輸入信號(hào)產(chǎn)生變化，將激活一個(gè)仿真周期；仿真過程中，信號(hào)變化期；仿真過程中，信號(hào)變化(包括進(jìn)程調(diào)度導(dǎo)致的新包括進(jìn)程調(diào)度導(dǎo)致的新的信號(hào)變化的信號(hào)變化)都會(huì)激活一個(gè)新的子仿真周期。都會(huì)激活一個(gè)新的子仿真周期。 仿真周期里可能包含多個(gè)子仿真周期；仿真周期里可能包含多個(gè)子仿真周期； 一個(gè)子仿真周期所耗費(fèi)的硬件時(shí)間為一個(gè)一個(gè)子仿真周期所耗費(fèi)的硬件時(shí)間為一個(gè)Delta延時(shí)，延時(shí)，理想情況下，理想情況下，Delta延時(shí)為延時(shí)為0； 子仿真周期子仿真周期(Delta延時(shí)延時(shí))的增加，不會(huì)推進(jìn)仿真時(shí)鐘的增加，不會(huì)推進(jìn)仿真時(shí)鐘(即不會(huì)增加硬件時(shí)間即不會(huì)增加硬件時(shí)間)； 一個(gè)子仿真周期內(nèi)可能有多個(gè)進(jìn)程被調(diào)度。一個(gè)子仿真周期內(nèi)可能有多個(gè)進(jìn)程被調(diào)度。電子科技大學(xué)小結(jié) 算法要點(diǎn)算法要點(diǎn)(接上一頁接上一頁) 導(dǎo)致硬件動(dòng)作產(chǎn)生的信號(hào)才必須作為進(jìn)程的敏感信導(dǎo)致硬件動(dòng)作產(chǎn)生的信號(hào)才必須作為進(jìn)程的敏感信號(hào)；號(hào)； 組合進(jìn)程中，所有被讀取的信號(hào)組合進(jìn)程中，所有被讀取的信號(hào)(包括中間信號(hào)包括中間信號(hào))都都應(yīng)該放到敏感信號(hào)表中；而時(shí)序進(jìn)程則不一定；應(yīng)該放到敏感信號(hào)表中；而時(shí)序進(jìn)程則不一定； 信號(hào)賦值應(yīng)該帶有延時(shí)，該延時(shí)正好等于一個(gè)信號(hào)賦值應(yīng)該帶有延時(shí)，該延時(shí)正好等于一個(gè)Delta延時(shí)；延時(shí)； 信號(hào)的數(shù)據(jù)類型及