電流舵DAC開關驅動

1、摘 要隨著通信技術、音視頻處理技術的不斷發(fā)展，對應用于這些領域的高性能數模轉化器(DAC Digital-to-Analog Converter)提出了更高的要求;而集成電路特征尺寸以及電源電壓的不斷減小，也使得高速、高精度DAC的設計更具挑戰(zhàn)性。本文基于0.35um CMOS工藝研究并設計了一種帶有高精度基準源的14-bit 320MSPS的DAC 。首先，在分析、比較幾種不同DAC架構的基礎上，結合實際設計目標選擇了混合式( Hybrid)架構作為電流舵(C-S,Current-Steering ) DAC的主體架構并建立了DAC的行為級模型?；谠撔袨榧壞Ｐ脱芯苛薉AC的電流源輸出阻抗、

2、失配誤差、電路噪聲和寄生器件對DAC各主要性能參數的影響，為后續(xù)的電路設計提供了依據，使DAC的電路設計更為高效。其次，對電流型DAC中的開關驅動器做設計，分析了其的動態(tài)特性的影響，然后設計了開關驅動器的電路結構，最后做仿真。關鍵詞:DAC，行為級模型，開關驅動，動態(tài)特性，LVDS。ABSTRACT As the ever-increasing development of Communication and high performancesound and video processing technology, the design of high performance DACs.ap

3、plied in these fields also become research focus. However, because of thedecreasing feature size of ic and supply voltage, it becomes more challenging todesign high speed and high accuracy DACs.The thesis introduced a 14-bit 320MSPS DAC embedded with a highper formance Bandgap Reference.The DAC is b

4、ased on 0.35p.m CMOS process.Firstly, In order to achieve the research and design targets, the thesis compared several kinds of different DAC constructions, and choosed the Hybrid construction as the Current-Steering DAC construction, then established thebehavior level model of the DAC. Using the be

5、havior level model, the thesisemphatically studies the influence that the output impedance of current source,mismatch error, noise and the parasitic components brings to the DAC.Secondly, the thesis designed and implemented a Segment Current-Steering DAC which embed a high accuracy, high stable Band

6、gap Reference. In the part of DAC circuit design, this thesis emphatically discussed the design and optimization of the current source unit and the driver circuits of current source switchs.Keywords: DAC, Behavior Model. Mismatch Error, LVDS.目 錄第一章緒論11.1DAC理想傳輸函數31.2DAC的主要性能指標41.3研究背景及意義81.4論文內容和結果9

7、第二章DAC架構選擇及行為建模112.1C-S DAC的構架選擇11C-S DAC三種構架的比較及選擇12Hybrid架構分段點選擇14C-S DAC 編碼電路架構16C-S DAC電流源單元結構172.2 C-S DAC行為級建模18C-S DAC的誤差來源19C-S DAC 行為級模型20第三章LVDS 驅動器233.1LVDS 驅動器Block233.2LVDS驅動器結構233.3TEST Block253.4AC 仿真263.5遲滯特性273.6噪聲參數323.7功率耗散343.8掉電泄漏353.9抖動仿真353.10仿真結果36第四章結束語37參考文獻38致 謝39外文資料原文40第

8、一章 緒論隨著數字計算機和數字信號處理系統(tǒng)的迅猛發(fā)展，數字技術充滿了人們日常生活的各個領域，世界將變得越來越“數字化”。與模擬電路相比，數字電路具有很多顯著的優(yōu)點，例如，數字電路對噪聲的敏感度要比模擬電路小的多;電源電壓的變化以及工藝參數的變化對數字電路的影響也要比模擬電路小的多;另外隨著設計自動化以及EDA技術的不斷發(fā)展，數字電路的設計和驗證的自動化程度越來越高，同等規(guī)模的數字電路的設計周期越來越短，數字電路正擁有強勁的動力來將世界推向數字化。但現實世界的兩個方面限制了數字電路的全球化進程:（1)自然界中的各種信號都是模擬的(2)人類感知和保存的信息也是模擬的形式。另外，當數字信號能量與噪聲

9、能量相當的時候，這樣的數字信號也必須當作模擬信號來處理。正由于這些原因使得模擬電路從根本上證明是必需的。由于現實世界的模擬信號通常用數字方式來處理，這就必須使用一種接口電路來完成對模擬信號的采集和模擬信號重建的工作，這種接口電路就是數據轉換器。它包括模數轉換器(CADs Analog to Digital Converter)和數模轉換器(DACs , Digital to Analog Converter)。數據轉換器不僅廣泛應用于消費類電子產品中，如CD播放器，數碼相機，移動電話，高清晰電視等，還應用于一些特殊領域，如醫(yī)學成像，會議影音系統(tǒng)，儀器儀表，工業(yè)控制以及軍事應用等。圖1-1描述了

10、模擬信號與數字信號以及接口電路之間的關系模擬信號與數字信號之間的轉換關系。圖1-1 模擬信號與數字信號之間的轉換關系因為數據轉換器不僅要處理模擬信號而且還要處理數字信號，所以要達到與數字系統(tǒng)相當的性能，也就是說要使它不會成為數據處理路徑上的瓶頸，則需對數據轉換器這樣的模擬模塊的設計提出更高的要求。這是因為數字電路設計主要是在速度和功耗上進行折衷，但模擬電路設計必須在速度、功耗以及精度(包括分辨率、動態(tài)范圍、線性度)等眾多參數之間進行折衷。另外，當數字電路與模擬電路被集成到一顆芯片上時，還要考慮數字電路對模擬電路的噪聲干擾等一系列問題。ADC是將模擬信號(連續(xù)時間連續(xù)幅值)轉換成數字信號(離散時

11、間離散幅值) 的器件。圖1-2簡要描述了ADC的工作原理。首先，模擬低通濾波器濾除輸入信號中的高頻噪聲，確保之后的采樣過程不會將噪聲信號混疊到實際信號頻帶中;接著濾波器輸出的信號經過采樣，產生離散時間信號;離散時間信號經過量化器輸出離散時間和離散幅值的數字信號;最后，離散時間離散幅值的數字信號被送入數字編碼器中生成所希望的數字信號形式。圖1-2 模數轉化器工作過程DAC的作用與ADC的作用剛好相反，它是將離散時間離散幅值的數字信號轉換為連續(xù)時間連續(xù)幅值的模擬信號，其工作原理如圖1-3所示。首先，DAC選擇并產生一個與輸入數字信號成比例的模擬信號幅值;其次，如果DAC在輸入信號切換的過程中產生很

12、大的毛刺(Glitches)，那么緊接著就需要一個平滑電路來消除這個毛刺;最后由于DAC轉換輸出的模擬信號波形存在階梯狀的陡峭臺階，并且在頻域中還存在Sinc滾降的影響，所以需要一個Inverse-Sinc濾波器來抑制這些影響。需要注意的是，如果在設計DAC過程中本身就考慮了輸出毛刺的影響，并使用特殊的設計方法使DAC輸出信號中的毛刺比較小，那么就不需要單獨設計平滑電路。在實際設計中Inverse-Sinc濾波器也可以放置在數模轉換的前面。圖1-3 數模轉換工作過程為更加直觀地介紹DAC的工作原理下面將簡要介紹DAC的理想傳輸函數。1.1 DAC理想傳輸函數DAC理想的靜態(tài)傳輸函數是一系列的數

13、字輸入字與一系列的模擬輸出幅值的映射是一系列的數字輸入字(Digital Input Code)，縱坐標是一系列等刻度的模擬輸出幅值(Analog Output Value)。這里的模擬輸出幅值可以是電壓也可以是電流。 圖1-4 DAC理想輸出曲線靜態(tài)時DAC的輸出幅值可以表示: （1-1）其中Wm代表第m位的權值，M是輸入字的位數。模擬輸出幅值是通過對不同輸入字加權求和得到的。其中數字輸入字可表示為: （1-2）通常把bM稱作最高有效位(MSB)，b1稱作最低有效位(LSB)。不同的DAC結構具有不同的數字輸入編碼方式，目前最常見的當屬二進制(Binary)編碼方式和溫度計碼(Thermom

14、eter)編碼方式。根據不同的應用，還有線性(Linear)編碼等其它編碼方式。在圖1-4中，相鄰兩個輸出幅值的間隔 (Step Height)是相等的，通常稱這個間隔為1LSB輸出幅值，它是模擬輸出電壓的最小改變量。通常以1個 LSB作為DAC輸出幅值的單位，如輸入字為0011時，輸出幅值為3個LSB。因此，模擬輸出幅值可表示為:(Amin，Amin+1LSB,Amin+2LSB,，Amax-1LSB,Amax)模擬輸出的最大值(Amax)和最小值(Amin)之差定義為DAC的滿量程輸出幅度(FS， Full Seale)下面對DAC的特性有個初步了解，同時也為了便于后續(xù)章節(jié)的介紹下面將簡要

15、介紹DAC的主要性能指標。1.2 DAC的主要性能指標DAC的性能指標可分為靜態(tài)參數和動態(tài)參數，其中靜態(tài)參數包括量化噪聲、失調誤差、增益誤差、微分非線性、積分非線性等;動態(tài)參數包括動態(tài)范圍、信號噪聲比、無雜散動態(tài)范圍等。下面就這兩類性能指標給出定義和說明。(l)量化噪聲目前實際DAC的分辨率N是有限的，它在數據轉換的過程中與分辨率N為無限大的理想DAC之間存在差別，這個差別就被定義為DAC的量化噪聲(Quantization Error)。當給實際DAC輸入上斜坡信號(Up-Ramp)時，此DAC的理想傳輸曲線和量化噪聲如圖1-5所示。圖1-5(a)中的實線是DAC的理想傳輸曲線，虛線是分辨率

16、為無限大的理想DAC的傳輸曲線;圖1-5(b)是DAC的量化噪聲曲線。圖1-5 DAC理想傳輸曲線與量化噪聲(2)失調誤差當DAC輸入字為O時，輸出也應當是O，如果實際輸出不為O，那么這個實際輸出值就是此DAC的失調誤差 (Offset Error)，如圖圖1-6 DAC失調誤差的定義(3)增益誤差增益誤差 (Gain Error)是當失調誤差校正到O以后，實際傳輸函數與理想傳輸函數增益交點 (Gain Point)的差別。具體來說就是當DAC的輸入全為“1”時，實際輸出與理想輸出的差值，如圖1-7所示。圖1-7 DAC增益誤差的定義(4)微分非線性誤差電路元件的非理想性會使DAC的模擬輸出增

17、量偏離其理想值，這個實際增量與理想增量之差被稱為微分非線性(DNL，Differential Nonlinearity)，它可以被用來衡量DAC產生均勻模擬輸出信號的能力。DAC第n位的微分非線性誤差可表示為:DNLn=第n個轉換的實際增量高度第n個轉換的理想增量高度那么DAC最終的DNL=maxDNL，如圖1-8所示。如果DAC能夠達到N位的精度，DNL則要小于1/2LSB。圖1-8 DAC DNL的定義(5)積分非線性誤差積分非線性定義為實際傳輸函數與參考直線的差值，其中第n位的積分非線性誤差可表示為:INLn=輸入碼n對應的輸出一參考直線上同一點的輸出這里的參考直線是實際輸出的起點和終點

18、的連線，具體如圖1-9所示圖1-9 DAC INL的定義(6)信號噪聲比信號噪聲比(SNR, Signal to Noise Ratio)是DAC中一個比較重要的動態(tài)性能指標，它取決于DAC的分辨率，并包含了線性度、失真、毛刺和建立時間等指標信息，其定義為: （1-3）其中Ps是輸入信號功率，Pn是噪聲功率。這里作為測試所用的輸入信號多為數字正弦波。SNR的大小與輸入信號的幅值大小有關，當輸入為滿幅值時即正弦波的幅值為Vrct/2時，對應的SNR最大。當正弦波幅值減小時，SNR也相應下降。對于N位理想的DAC來說，其SNR的最大值為:SNRmax= 6.OZN+1.76dB。(7)信號噪聲失調

19、比信號噪聲失調比(SNDR，Signal to Noise and Distortion Ratio)是信號功率與噪聲諧波功率的比值，其定義為:SNDR=10·log （1-4）(8) 動態(tài)范圍DAC的動態(tài)范圍(DR,Dynamic Range)定義為: （1-5）其中Ppeak是當SNDR最大時的信號功率，Pmin是當SNDR最小時的信號功率。1.3 研究背景及意義高速度、高精度的DAC在高精度測試、高速圖像處理、高速網絡還有通信領域有著十分廣泛的應用。在國外，許多實驗室和公司在這方面進行了很多積極而卓有成效的工作。例如，比利時Leuven大學的 Geert A.M. Van de

20、r Plas 等人提出的一種 Q Random walk的新型電流源單.元布局方式，實現了對DAC梯度誤差、對稱誤差的補償，使DAC的性能大大提高，并且無須專門的校準電路即可獲得良好的靜態(tài)線性度。而在高速DAC的研制方面，美國某實驗室已研制出了采樣率高達3OGHz的DAC。另外TI、ADI、NS等公司所生產的DAC分辨率已能達到24位，采樣率也可達到1GHz。在國內，數模轉換器的研究起步較晚。近年來隨著我國在航天、國防以及消費類電子領域的快速發(fā)展，國家和國內的IC企業(yè)都投入了一定的研發(fā)力量進行研發(fā)，并己研制出8位、10位、12位、14位、16位的數模轉換器。例如，中電集團第二十四研究所研制生產

21、的10位電流型DAC和含相加器的12位高速DAC等都是國內DAC的典型產品。雖然在DAC研制方面我國正快速發(fā)展，但與國外數據轉換器的發(fā)展狀況相比，國內在設計水平和制造工藝上都存在著很大的差距，遠不能滿足國防工業(yè)和信息產業(yè)發(fā)展的需要，因此研制高速度,高精度的數模轉換器具有十分重要的現實和長遠意義。1.4 論文內容和結果本課題來源于國家某部委預研項目。基于此項目，本文研究并設計了一種14位、320MSPS的高速、高精度數模轉換器。本文所設計的DAC采用0.35um CMOS工藝，設計指標要求電源電壓VDD=3.3 V，輸出電流在2mA-20mA范圍內連續(xù)可調,DNL<=2.OLSB, INL

22、<=3.SLSB，建立時間小于20ns, SFDR>=78dB fdata=320MSPS, fout=25MHz,最大功耗小于120mW 。本文首先研究和分析了C-S DAC的架構和行為級模型，并研究了DAC的電流源輸出阻抗、失配誤差等對DAC主要性能參數的影響。在此基礎上，設計并實現了一種5+4+5分段結構的C-S DAC，它內置了一個具有高精度、高穩(wěn)定性的帶隙基準源。經過MPW流片和測試，本文所設計的DAC的DNL小于2.OLSB, INL小于2.7LSB，最高采樣頻率可達到320MSPS,當采樣頻率為320MSPS時 DAC的SFDR可達到72.6dB，達到了預期的設計目標

23、。本文的組織結構為:第一章:介紹了數據轉換器的基本原理以及本課題的研究背景和研究意義;第二章:討論了DAC的架構選擇和行為級模型，并基于該模型分析了C一 5DAC的電流源輸出阻抗、失配誤差、噪聲、寄生效應等與DAC主要性能參數的關系;第三章：LVDS驅動器。驅動器的構架，以及在各個工藝角下的仿真。第四章：結束語第二章 DAC架構選擇及行為建模高速、高精度的DAC是一種大規(guī)模的混合信號電路，其性能參數包括靜態(tài)參數如DNL、INL、失調誤差、增益誤差等，動態(tài)參數如SNR、SFDR、HD等。如此之多的性能指標在電路設計時很難整體把握，若設計結束后一旦發(fā)現某項指標不滿足設計要求，那么整個系統(tǒng)就需要重新

24、設計。此外，對一于DAC這樣的電路來說，其仿真驗證的過程也非常復雜并且耗時很長。所以，為了在設計的初始階段就能把握影響DAC性能指標的主要因素，提高電路的設計效率，本文建立了DAC的行為級模型。本章首先討論了DAC的架構選擇;接著給出并分析了DAC的行為級模型;最后針對給出的行為級模型研究了DAC的非理想因素與DAC主要性能指標的關系。這些研究結果將為DAC的電路設計提供重要的理論指導。2.1 C-S DAC的構架選擇由于C-S DAC能夠較容易地達到10位以上的分辨率以及20OMSPS以上的轉換速率，并且可以較為容易地集成到CMOS工藝中而不需要增加特殊的工藝步驟，所以已前被廣泛應用。C-S

25、 DAC的基本電路架構如圖2-1所示。圖 2-1 C-S DAC 基本電路組態(tài)圖2-1中的時鐘與鎖相環(huán)(Clock & PLL)為DAC提供時鐘信號。帶隙基準電路 (Bandgap Referenee)為DAC提供穩(wěn)定、精確的基準電壓。由于帶隙基準源的性能直接影響DAC的精度。圖2-1中，數字輸入信號經過數字編碼器，被轉換成所需要的編碼方式，如溫度計碼、線性碼等。然后，經過編碼的輸入信號被送到電流源開關陣列中，用來選擇需要導通的電流源管，而電流源管則按照一定的布局方式被集中放置在電流源陣列中。需要強調的是，C-S DAC之所以能達到較高的轉換速率，是因為它不需要額外的放大器來將電流信號

26、轉換成電壓信號，而只需一組外接的電阻(通常是50)就可實現電流向電壓的轉換。目前被廣泛采用的C-S DAC架構有三種，分別是Binary、Unary和Hybrid架構。下面將對這三種架構的特點以及它們各自的適用場合進行介紹。2.1.1 C-S DAC三種構架的比較及選擇為了便于說明，這里將以一個4位C-S DAC為例詳細介紹C-S DAC上述三種架構的特點。（1）Binary架構如圖2-2(a)所示，一個4位Binary架構C-S DAC包括四個電流源，其流過的電流分別為I、2I、4I和8I，這些電流源分別被四個數字信號B1、B2、B3、B4控制。當B1為高電平時，電流I被導引到輸出端，當B2

27、為高電平時電流2I被導引到輸出端，以此類推。當所有的數字控制位都為高電平時，所有的電流都流向輸出端并相加，其總的輸出電流為15I。從這個例子可以看出Binary架構的C-S DAC不需要任何數字編碼電路，因此這種結構是最直接最簡單的一種架構。圖2-2 4位C-S DAC 的Binary與Unary 構架（1）Unary架構一個4位Unary架構C-S DAC不同于Binary架構，它有15個相同大小的電流源如圖2-2(b)所示。這些電流源流過的電流都是I。將這15個相同的電流源分別編號為1-15，當輸入信號B4B3B2B1=0011時，其十進制表示為3，這時編號1-3的電流源被導引到輸出端，當

28、輸入信號 B4B3B2B1=1111時，其十進制表示為15，這時所有的15個電流源被導引到輸出端。這種編碼控制方式稱作溫度計碼 (Thermometer Code)?？偟膩碚f，一個N位的Unary架構C-S DAC它總共需要2N-1個相同的電流源，并且還需要一個額外的溫度計碼編碼電路，將數字輸入信號轉換成溫度計碼。（3）Binary架構與unary架構比較 雖然Unary架構需要更多的電流源單元而且還需要額外的溫度計編碼電路，但這種架構在DAC的靜態(tài)和動態(tài)性能的很多方面都要優(yōu)于Binary架構。這里以中間字轉換 (Half-Scale Transition)來測試DAC的相關性能指標，因為中間

29、字轉換過程通常是DAC轉換輸出的最壞情況。對于4位DAC，數字輸入由 0111轉換到1000時就稱之為中間字轉換。4位Binary架構C-S DAC在中間字轉換時，低三位電流源由導通轉為關閉，高一位的電流源由關閉轉為導通。在理想情況下，這四個電流源的開關是同時進行的，但實際中可能會出現這種情況:在DAC低三位還沒有關閉之前最高位就己經導通，這時在DAC的輸出中就會出現很大的電流輸出尖峰，也就是毛刺。輸出毛刺會對DAC的動態(tài)性能產生很大的影響。不同于Binary架構，Unary架構的C-S DAC在輸入信號由 0111轉換到 1000時，只有一個電流源導通，這樣就不會出現大的毛刺輸出。對于N位B

30、inary架構的C-S DAC，如果它的每一位都是由2i-1個單位電流源組成(i表示第i位)，那么在中間字轉換過程中有2N-1個單位電流源開/關，同時有2N-1個電流源關/開，那么轉換前后電流差值的方差為： (2-1)根據DNL的定義，Binary架構C-S DAC的DNL值為： (2-2)由此可見，對于相同的a(I)，Unary架構比Binary架構DAC的DNL要小的多。但需要注意的是，無論是Binary架構還是Unary架構，它們的INL都為: (2-3)表2-1列出了以上這兩種C-S DAC的優(yōu)缺點。 表2-1 Binary架構與Unary架構比較性能指標Binary架構Unary架構

31、INL適中適中DNL較差較好毛刺能量較大較小單調性較差較好功耗較小較大面積較小較大設計復雜度較小較大（4）Hybrid架構由前面的分析可知，C-S DAC的Binary架構與Unary架構都有自己的優(yōu)點和缺點，這自然讓人想到能不能對這兩種架構取長補短組合成一種新的架構。正是出于這種設想，Hybrid架構應運而生。在Hybrid架構中，一部分電流加權位使用Binary架構另一部分使用unary架構。因為MSB電流源對輸出毛刺的貢獻較大，而且它們對器件匹配的要求也較高，所以MSB一般使用Unary架構，而LSB則采用Binary架構以減小面積和功耗。2.1.2 Hybrid架構分段點選擇對于Hyb

32、rid架構來說，其核心問題是:對于N位Hybrid架構DAC，到底有幾位采用Unary架構，有幾位采用Bin盯y架構，也就是如何確定Unary架構與Binary架構的分段點。由表2-1可知，隨著Unary架構比例的增加，DAC的DNL以及毛刺等都會隨之減小，但芯片消耗的面積以及溫度計編碼電路的設計復雜度就會大幅提高，所以分段點的選擇必須在這些因素之間進行折衷優(yōu)化。為了能得到Hybrid架構最優(yōu)的分段點，這里主要從DAC的性能參數與芯片所消耗的面積著手進行研究。C-S DAC電流源陣列的面積與單位電流源的方差成反比，即: (2-4)其中Ac-s是電流源陣列的面積，a LSB是單位電流源的標準差。

33、由式2-2和式2-3可知，如果要達到相同的DNL值，N位Binary架構C-S DAC電流源陣列的面積是unary架構的2N倍。另外，Hybrid架構C-S DAC的DNL可表示為: (2-5)其中B表示在Hybrid架構中Binary架構的位數。若14位DAC完全采用Unary架構，當它的DNL值達到0.5LSB時，它的電流源部分所消耗的芯片面積為Aunit。那么由式2-5可知，Hybrid架構DAC的DNL同樣達全 0.5LSB時，電流源部分就要消耗2B+1·Aunit，的芯片面積。14位DAC中Binary的位數從14位到O位變化時，DNL達到O.5LSB時電流源面積的變化過程

34、如圖2-3中遞減柱狀圖所示。DAC不僅要滿足DNL的要求，同時也要滿足INL的要求。根據公式2-4可知，如果I4位DAC的INL要求達到2LSB，那么無論如何分段，DAC電流源的面積都等于28·Aunit，如圖2-3中黑線所示。從圖中可看出較為合理的Binary的位數應小于6位。根據目標工藝庫中數字單元的面積進行估算，每一個電流源單元對應的數字電路面積約為0.3·Aunit，若14位DAC全部采用unary架構，那么數字電路所消耗的面積約為0.3*214·Aunit，圖2-3中的遞增柱狀圖表示了數字電路部分隨分段點的變化過程。根據上面的分析并結合圖2-3可看出，對

35、于14位DAC，當Binary架構為5位Unary架構為9位時，理論上DAC不但滿足DNL<=0.5LsB，INL<=2LsB的要求，而且消耗的面積最小。但是，當unary架構的位數超過8位以后，溫度計編碼電路的復雜度以及消耗的面積就會相當大。例如9位unary架構的C-S DAC，其溫度計編碼電路則需要512個編碼輸出。因此，這里將9位Unary架構再分成兩段，分別為5位和4位，這樣就只有25+24=48個溫度計碼輸出?；谝陨峡紤]，本文將14位C-S DAC分成了5+4+5的Hybrid架構，其中高9位采用Unary架構(5+4分段結構)，低5位采用Binary架構。圖2-3

36、14位Hybrid構架C-S DAC分段點選擇2.1.3 C-S DAC 編碼電路架構在上一節(jié)中，14位C-S DAC被分成了5+4+5的Hybrid架構，由于低5位采用了Binary架構，從而不需要數字編碼電路;由于高9位采用了Unary架構，所以它需要溫度計編碼電路將輸入信號轉換成溫度計碼。目前C- 5DAC的溫度計編碼電路主要有兩種架構，一種是Row-Column編碼架構，一種是Bit-Slice編碼架構。圖2-4(a)為Row-column編碼架構的布局方式。如圖所示，這種編碼布局方式必須在一整行的電流源打開之后才能選取下一行中的電流源，因此在X軸或Y軸方向上的系統(tǒng)誤差會被累積，從而會

37、造成很大的INL誤差。另外，這種編碼布局方式必須將“本地”的解碼器放在電流源陣列中，如圖2-4(a)所示，這樣會使得電流源陣列的而積變得很大，從而影響電流源單元的匹配程度。除此之外，這種編碼布局方式還會使數字電路中的開關噪聲禍合到模擬電路的信號線上，從而降低DAC的動態(tài)性能。圖2-4(b)為Bit-slice編碼架構的布局方式。這種編碼布局方式與Row-Column編碼布局方式的不同之處在于，它不需要“本地”的編碼器，因此電流源陣列中只有電流源管，而沒有任何其它電路元件，這樣電流源陣列的面積會減小很多，電流源管之間的匹配性會得到很大提高。另外，電流源陣列受到數字電路的開關噪聲的影響也會減小很多

38、，從而DAC的動態(tài)特性也會較Row-Column編碼架構高很多。圖 2-4 DAC 編碼電路構架2.1.4 C-S DAC電流源單元結構對于C-S DAC來說，電流源單元的設計是整個DAC設計的關鍵，目前C-S DAC電流源單元有多種類型，可以針對不同的性能約束來進行選擇。這里主要討論4種主要結構，如圖2-5所示。圖 2-5 C-S DAC 電流源單元結構圖2-5(a)和(b)是用NMOS構成的電流源單元，(c)與(d)是用PMOS構成的電流源單元。NMOS與PMOS的電流源單元之間主要有兩點區(qū)別。第一，PMOS電流源單元，其輸出電壓可以達到地電位，而NMOS的最低輸出電位是電流源單元所消耗的

39、總過驅動電壓;第二，PMOS管相對于NMOS管具有較小的漏電流失配。因此，根據設計要求，本文選擇PMOS電流源單元。圖2-5(d)是Cascode結構的PMOS電流源單元，它相對于圖(c)的單管電流源來說，具有較大的輸出阻抗。另外，根據Cascode結構的屏蔽特性，它能有效的屏蔽開關管上的噪聲信號對電流源管的干擾。不過這種結構要多消耗一個過驅動電壓，在低壓應用中就并不是一個很好的選擇。針對本課題3.3V的電源電壓要求，本文選擇如圖2-5(d)所示的PMOS，Caseode電流源單元。2.2 C-S DAC行為級建模要想設計一個高精度的混合信號集成電路離不開精確的電路模型。目前BSIM leve

40、l3模型已經能夠很好的模擬晶體管的特性，它包含了很多的晶體管效應，模型復雜度較高。但是，如果在大規(guī)?；旌闲盘朓C設計的開始階段就用此模型，無疑會延長設計時間并增大硬件消耗。因此，在大規(guī)模電路設計的開始階段一般使用簡單的模型來模擬電路的主要特性。一般說來，根據不同的設計需要，有多種不同層次的模型，目前主要分為以下3種，其模型層次越低，對真實電路的反映就越真實.行為級模型:可使用Matlab、C、Verilog一AMS等工具和語言來進行仿真;晶體管級或電路級:可使用Hspice、Speetre等工具進行仿真;版圖級:可使用Nanosim、Hspice、Speetre等工具進行仿真。在本節(jié)中將討論C

41、-S DAC的行為級電路模型，并使用Verilog-AMS和Hspice來仿真DAC的靜態(tài)和動態(tài)特性，主要包括:電流源單元的匹配誤差對SNDR、SFDR的影響;電流源輸出阻抗對INL、SNDR、SFDR的影響;寄生電阻、電容對DAC建立時一間的影響;電路噪聲對SNR的影響等。通過這些行為級的計算和仿真，可以快速把握DAC的設計約束條件，并且可以直接利用這些分析結果對設計進行優(yōu)化。電路的行為級建模需要反映建模對象的主要特性。在對C-SDAC進行行為級建模之前，有必要了解C-SDAC設計時需要考慮的主要因素和需要對哪些方面進行建模研究。因此，下面將首先介紹C-SDAC的主要誤差來源。2.2.1 C

42、-S DAC的誤差來源C-S DAC中的誤差主要分為兩大類:靜態(tài)誤差和動態(tài)誤差。這兩類誤差由多種誤差來源組成，如圖2-6所示。 隨機誤差（匹配誤差） 靜態(tài)誤差 電流源輸出阻抗 系統(tǒng)誤差 邊界效應 布線降壓DAC中的誤差 梯度誤差 開關對中共源極電壓擾動 動態(tài)誤差 高平時電流源輸出阻抗 開關管的時鐘饋通 開關信號之間的不同步圖2-6 C-S DAC 中的誤差圖2-6中的邊界效應、布線壓降以及梯度誤差是與版圖布局緊密相關的。 由于器件之間的失配以及電流源有限的輸出阻抗對DAC的靜態(tài)和動態(tài)性能影響很大，所以這兩點需要重點研究。開關管中共源極電壓的擾動、時鐘饋通等效應都是由于器件的寄生電阻、電容所引起

43、的，下面也將對其進行建模分析。2.2.2 C-S DAC 行為級模型圖2-7 電流源單元行為級建模C-S DAC電流源單元的行為級模型如圖2-7所示。圖中左半邊所示的電流源單元可以用右邊的行為級模型來模擬，其中Iout，表示DAC電流源管(CS)理想的輸出電流，Rout表示Cascode結構的電流源的輸出阻抗，Cout表示共源共柵管(Cas)漏端的寄生電容，Rsw為開關管(Swa或Swb)的導通電阻，CSw為開關管(Swa或Swb)源端的寄生電容，Rl與Cl分別是輸出端的負載電阻與負載電容。在C-S DAC中，大的電流源管通常是由單位電流源管并聯得到的，因此大的電流源單元與單位電流源單元的輸出

44、阻抗是不同的，即大的電流源單元的輸出阻抗較小。以Binary編碼方式的DAC為例，輸出電流是輸入信號的函數，如式2-6所示。 (2-6) 其中，ILSB是單位電流源的電流，X表示數字輸入字，bm表示第m位。由式2-7和式2-6可以看出，DAC電流源總的輸出電導Gtot與輸入信號的關系為： (2-7) 現在假設對輸入信號進行變換，一部分電流源開關將電流從負向端切換到正向端，而剩余的電流開關將電流從正向端切換到負向端。圖2-8表示了這種變換關系，其中圖(a)是開關轉換前的模型狀態(tài)，圖(b)是開關轉換后的模型狀態(tài)。另外，S表示拉普拉斯算子。圖2-8 電流源開關切換模型從圖中可以看出，電流源的電流經過

45、電阻時會有一部分損失，并且寄生電容會影響系統(tǒng)的建立時間，引起與信號相關的建立誤差。圖2-8所示模型是基本電路模型，在此基礎上稍加改動，就可以獲得更具有針對性的模型，這將在以下各小節(jié)加以闡述。(l)電流源輸出阻抗與INL的關系圖2-9 電流源輸出阻抗與INL的關系圖2-9(a)為DAC的簡單模型，這里只考慮了電流源有限輸出阻抗這個誤差因素，其中D1，D2，DN代表單位電流源的序列號，N表示單位電流源總的個數。對于m位DAC來說，共有N=2m-1個單位電流源。圖中1Lsb，r0分別代表單位電流源的電流與輸出阻抗，Rl為DAC的輸出負載電阻。(2)電流源輸簡化行為級建模使用圖2-8所示的DAC模型可

46、以描述電流源輸出阻抗與SFDR之間的關系。這里暫不考慮寄生電容與寄身電感的影響，經過簡化后的DAC模型如圖2-10所示。圖2-10 簡化的電流源行為級建模第三章 LVDS 驅動器3.1 LVDS 驅動器Block 圖3-1 LVDS驅動器BlockLVDS驅動器產生的LVDS信號被LVDS接收器接收，產生200M時鐘信號。S5控制傳輸門的導通；S5=0時，電路工作在典型模式，產生200M時鐘信號LVDS_OUT，提供給后續(xù)電路；S5=1時，電路工作在測試模式，經分頻器后產生6.25M的輸出LVDS_OUT_TEST信號。3.2 LVDS驅動器結構圖3-2 LVDS驅動器結構LVDS輸出的電流信

47、號本來就比較小，經過長距離的傳輸線后，接收端檢測到的信號會削減很大。為了將信號放大以達到邏輯電平值，必須通過預放大電路將信號放大到一定幅度。第二級的鎖存器結構是帶有輸出級和內部遲滯的完整比較器電路，其輸出端實現了差分到單級的轉換，也提高了驅動能力。圖3-3 開關結構由于系統(tǒng)需要的是1.2V數字信號，而發(fā)送器發(fā)過來的是2.5V模擬信號。因此，接收器信號需要經過電平轉換后再提供給后續(xù)電路使用。圖3-4 緩沖結構3.3 TEST Block圖3-5 TEST BlockLVDS接收器輸出的200M時鐘通過兩個傳輸門分別工作在TEST模式與正常工作模式下，當S5=1時，上方的傳輸門導通，下方的傳輸門截

48、止，LVDS信號經分頻器后產生6.25M的時鐘信號LVDS_OUT_TEST；當S5=0時，下方的傳輸門導通，上方的傳輸門截止，電路工作在正常工作模式，為后續(xù)電路提供200M時鐘信號。 3.4 AC 仿真LVDS驅動器電路預放大鎖存比較器電路第一級、前兩級、前三級、前四級的增益分別如下如所示：圖3-6 TT corner圖3-7 FF HVLT corner圖3-8 SS HVLT corner3.5 遲滯特性各Corner下LVDS驅動器電路的遲滯特性如下如所示： 圖3-9 TT corner圖3-10 FF HVLT corner圖3-11 FF LVHT corner圖3-12 SS L

49、VHT corner圖3-13 SS LVLT corner各Corner下對電路的遲滯特性進行仿真驗證得到如下結果。結果表明，各Corner下LVDS驅動器電路的遲滯電壓處于（52mV，100mV）的范圍內。其中，最小遲滯電壓出現在FF HVLT下，為52mV。SS LVLT下為60mV。圖3-14 FF HVLT corner圖3-15 SS LVLT corner圖3-16 FF LVHT corner圖3-17 TT corner圖3-18 SS LVHT corner3.6 噪聲參數圖3-19 LVDS結構噪聲圖High Pass Filter參數：C=100p，R=10K。第一級H

50、igh Pass Filter、前兩級、前三級的Noise Figure分別如下圖所示。圖3-20 TT corner圖3-21 FF HVLT corner圖3-22 FF LVHT corner圖3-23 SS LVHT corner圖3-24 SS LVLT corner3.7 功率耗散TT Corner下電路的I_avdd、I_dvdd值分別如下圖所示：圖3-25 功率耗散3.8 掉電泄漏圖3-26 掉電泄漏3.9 抖動仿真JCCRMS=1.1778p圖3-27 抖動仿真3.10 仿真結果圖3-28 工藝角的平均仿真結果第四章 結束語數模轉換系統(tǒng)中，基準源的性能與DAC的量化精度緊密相

51、關。隨著DAC精度的不斷提高，精確、穩(wěn)定的基準源電路成為數模轉換系統(tǒng)中的關鍵電路模塊。在CMOS技術中，為了能夠在一個較寬的溫度范圍內獲得隨溫度變化較小的基準電壓，帶隙基準電路是較為合適的選擇。但CMOS帶隙基準也有其固有的非理想性:首先，與CMOS工藝兼容的垂直PNP管具有較低的p值，因此PNP管基區(qū)等效串聯電阻的影響不可忽略;其次，CMOS運放的失調電壓將會使基準輸出產生很大的誤差;另外，由于PNP管射-基極電壓與發(fā)射極電流之間的非嚴格指數關系，需要采用高階溫度補償的方法將基電壓的溫漂控制在合理的范圍內。電流源開關控制型號的不同步，饋通效應及信號交叉點高低對電流型DAC的動態(tài)性能有很大影響

52、，因此，電流開關控制東路設計非常關鍵。本論文詳細分析了電流開關控制電路設計對電流型DAC動態(tài)性能的影響因素, 給出了這些影響因素應對措施, 并實現了一種結構簡單的新型電流開關驅動器電路, 采用 0.35um CMOS工藝進行仿真驗證, 該電流開關驅動器電路功能正確。目前, 所設計的電流開關驅動器電路已經成功應用于-嵌入式14位320M SPS DAC電路模塊中, 芯片測試結果表明該 DAC動態(tài)性能良好, 本文所設計的電流開關驅動器非常適合應用于高速電流型 DAC。參考文獻1 VAN DER PLAS G,VANDENBUSSCHE J,SANSENW, eta. lA 14 b it Intr

53、insic Accuracy Q2 Random Walk CMOS DAC .IEEE J. Solid State Circu its.1999, 34(12):1 708 1 718.2 SCHAFFERER B,ADAMS R.A 3 V CMOS 400 mW14 b 1. 4 GS / s DAC form until Carrier Applications / /ISSCC Dig. Tech.Papers,San Francisco, CA, USA,2004，360 361.3 朱樟明, 楊銀堂, 劉莉, 等. 基于高速電流舵數/模轉換器動態(tài)性能的電流開關驅動器. 西安電子

54、科技大學學報.4 IINK, BUHCH. A10b250Ms Am plea CMOS DAC in 1mm 5 Proe of the 1998 IEEE Solid State Circu its Conlf San Fransiscol: IEEE Press, 1998，0214.致 謝首先感謝我的導師袁藝丹，沒有他的悉心指導和一貫的支持鼓勵也就沒有DAC項目乃至本論文的完成。袁老師淵博的學識、活躍的思維、對學科的深刻認識和對IC產業(yè)的深入理解使我獲益良多。他實事求是的治學態(tài)度和平易近人的工作作風對我也有潛移默化的影響。袁老師是我永遠學習的楷模。感謝付蓮琪輔導員在我的本科學習期間在工

55、作上給予的精心指導，在生活上給予的關心和幫助。付老師兢兢業(yè)業(yè)、奮斗不息的精神是我在人生道路上需要永遠學習的。再次感謝袁藝丹老師在DAC項目中嚴謹而細致的工作。感謝她在本論文的選題、結構的安排直至最終的定稿過程中，給予我全方位的悉心指導。最后感謝我的家人和朋友，在平時的生活中給予我鼓勵和支持。外文資料原文Digital CircuitGlenn Jacobson，Reese O'ConnoDigital circuit definition:Completes with the digital signal to the digital quantity carries onthe ar

56、ithmetic operation and the logic operation electric circuit iscalled the digital circuit, or number system. Because it has the logicoperation and the logical processing function, therefore calls thenumeral logic circuit.Numeral logic circuit classification (according to function minute):1st, combinatory logic electric circuitThe abbreviation combination circuit, it becomes by the mostbasic logical g