設(shè)計(jì)示例432位先行進(jìn)位加法器的設(shè)計(jì)

1、設(shè)計(jì)示例 4：32 位先行進(jìn)位加法器的設(shè)計(jì)1、功能概述：先行進(jìn)位加法器是對普通的全加器進(jìn)行改良而設(shè)計(jì)成的并行加法器，主要是針對普通全加器串聯(lián)時(shí)互相進(jìn)位產(chǎn)生的延遲進(jìn)行了改良。超前進(jìn)位加法器是通過增加了一個(gè)不是十分復(fù)雜的邏輯電路來做到這點(diǎn)的。設(shè)二進(jìn)制加法器第i 位為 A i，B i，輸出為 Si ，進(jìn)位輸入為Ci，進(jìn)位輸出為Ci+1 ，則有：S =AB Ci（ 1-1）iiiCi+1=A i * B i+ A i *C i+ B i*C i =A i * B i+（ A i+Bi ） * C i（ 1-2）令 Gi = A i * B i , Pi = A i+B i，則 Ci+1= G i+ P

2、i *C i當(dāng) Ai 和 B i 都為 1 時(shí)， Gi = 1 ， 產(chǎn)生進(jìn)位 Ci+1 = 1當(dāng) Ai 和 B i 有一個(gè)為1 時(shí)， Pi = 1，傳遞進(jìn)位Ci+1 = Ci因此 Gi 定義為進(jìn)位產(chǎn)生信號，Pi 定義為進(jìn)位傳遞信號。Gi 的優(yōu)先級比Pi 高，也就是說： 當(dāng)Gi = 1 時(shí)（當(dāng)然此時(shí)也有 Pi = 1 ），無條件產(chǎn)生進(jìn)位，而不管Ci 是多少；當(dāng) Gi=0 而 Pi=1 時(shí)，進(jìn)位輸出為 Ci，跟 Ci 之前的邏輯有關(guān)。下面推導(dǎo) 4 位超前進(jìn)位加法器。設(shè)4 位加數(shù)和被加數(shù)為A 和 B，進(jìn)位輸入為 Cin，進(jìn)位輸出為 Cout ,對于第 i 位的進(jìn)位產(chǎn)生 Gi = A i ·

3、B i , 進(jìn)位傳遞 Pi=A i+Bi , i=0,1,2,3 。于是這各級進(jìn)位輸出，遞歸的展開 Ci ，有：C0 = CinC1=G0+ P0·C0C2=G1 + P1·C1 = G1 + P1·G0 + P1·P0 ?C0C3=G2 + P2·C2 = G2 + P2·G1 + P2·P1·G0 + P2·P1·P0 ·C0C =G+P ·C= G3+P ·G+P ·P·G+ P·P ·P ·G+P ·

4、;P ·P·P·C0（ 1-3）43333232132103210Cout=C4由此可以看出，各級的進(jìn)位彼此獨(dú)立產(chǎn)生，只與輸入數(shù)據(jù)Ai 、Bi 和 Cin 有關(guān)，將各級間的進(jìn)位級聯(lián)傳播給去掉了，因此減小了進(jìn)位產(chǎn)生的延遲。每個(gè)等式與只有三級延遲的電路對應(yīng)，第一級延遲對應(yīng)進(jìn)位產(chǎn)生信號和進(jìn)位傳遞信號，后兩級延遲對應(yīng)上面的積之和。實(shí)現(xiàn)上述邏輯表達(dá)式（ 1-3）的電路稱為超前進(jìn)位部件（ Carry Lookahead Unit ），也稱為 CLA部件。通過這種進(jìn)位方式實(shí)現(xiàn)的加法器稱為超前進(jìn)位加法器。因?yàn)楦鱾€(gè)進(jìn)位是并行產(chǎn)生的，所以是一種并行進(jìn)位加法器。從公式（ 1-3）可知，

5、更多位數(shù)的CLA 部件只會增加邏輯門的輸入端個(gè)數(shù)，而不會增加門的級數(shù)，因此，如果采用超前進(jìn)位方式實(shí)現(xiàn)更多位的加法器，從理論上講，門延遲不變。但是由于CLA部件中連線數(shù)量和輸入端個(gè)數(shù)的增多，使得電路中需要具有大驅(qū)動信號和大扇入門，這會大大增加門的延遲，起不到提高電路性能的作用。因此更多位數(shù)的加法器可通過4 位 CLA 部件和 4 位超前進(jìn)位加法器來實(shí)現(xiàn)，如圖2 所示。將式（ 1-3）中進(jìn)位 C4 的邏輯方程改寫為：C4=G m0 + Pm0·C0(1-4)C4 表示 4 位加法器的進(jìn)位輸出，Pm0、 Gm0 分別表示4 位加法器的進(jìn)位傳遞輸出和進(jìn)位產(chǎn)生輸出，分別為：Pm0 = P3&#

6、183;P2·P1·P0Gm0= G3+P ·G2+P ·P·G +P·P·P·G03321321將式（ 1-4）應(yīng)用于4 個(gè) 4 位先行進(jìn)位加法器，則有：C =Gm0+ Pm0·C04C8= Gm1 + Pm1·C4 = Gm1 + Pm1·Gm0 + Pm1·Pm0 ?C0C12= G m2 + Pm2·C8 = Gm2 + Pm2·Gm1 + Pm2·Pm1·Gm0 + Pm2 ·Pm1·Pm0·C0

7、C16=G m3+Pm3·C12=G m3+P m3·Gm2+Pm3·Pm2·Gm1+Pm3·Pm2·Pm1·Gm0+Pm3·Pm2·Pm1·Pm0·C0（ 1-5）比較式（1-3）和式（1-5），可以看出這兩組進(jìn)位邏輯表達(dá)式是類似的。不過式（1-3）表示的是組內(nèi)進(jìn)位，式（1-5）表示的是組間的進(jìn)位。實(shí)現(xiàn)邏輯方程組（1-5 ）的電路稱為成組先行進(jìn)位部件。圖1a 為所設(shè)計(jì)的32 位超前進(jìn)位加法器的結(jié)構(gòu)框圖，該加法器采用三級超前進(jìn)位加法器設(shè)計(jì)，組內(nèi)和組間均采用超前進(jìn)位。由8 個(gè)4 位超前進(jìn)

8、位加法器與3 個(gè)BCLA部件構(gòu)成。圖1b為采用超前進(jìn)位和進(jìn)位選擇實(shí)現(xiàn)的32 位先行進(jìn)位加法器結(jié)構(gòu)圖。2、結(jié)構(gòu)框圖：A 3128B 3128 A 2724B 2724A 2320 B 2320A 1916 B 1916A 1512B 1512A 118B 118A 74B 74A 30B 304 位C284 位C244 位C204位4 位C124位C84位C44 位C0CLACLACLACLACLACLACLACLAS3128S2724S2320g m4p m4S1916S1512S118S 74S 30g m7 p m7g m6 pm6g m5 p m5g m3 pm3gm2 pm2g m1p

9、 m1g m0 p m04位 BCLA4 位 BCLA16 位 CLAg x1 p x1C16g x1g x0p x0C324 位 BCLA（ a）32 位超前進(jìn)位加法器結(jié)構(gòu)圖A 3116B 3116A 3116B 3116A 150B 15016 位 CLA116 位 CLA0016 位 CLA10C16S 3116S 150（ b） 超前進(jìn)位 +進(jìn)位選擇實(shí)現(xiàn)結(jié)構(gòu)圖 1 32 位先行進(jìn)位加法器結(jié)構(gòu)圖3、接口說明：表 1： 32 位超前進(jìn)位加法器接口信號說明表序號接口信號名稱方向說明備注1A31:0I輸入數(shù)據(jù)2B31:0I輸入數(shù)據(jù)3Result31:0O加法器結(jié)果4、4 位超前進(jìn)位加法器的設(shè)計(jì)

10、（4bits CLA ）4.1功能概述產(chǎn)生進(jìn)位信號 （如圖 2a）、4 位加法器的進(jìn)位傳遞信號Px 以及 4 位加法器的進(jìn)位產(chǎn)生信號 Gx。Px=P3·P2·P1·P0Gx= G+ P·G+P ·P·G+P ·P·P ·G03323213214.2結(jié)構(gòu)框圖C4C3C2C1C 0G3P3G2P2G1P1G0P0（ a）4 位超前進(jìn)位鏈A3 B3A2 B2A1 B1A0 B0FAC3C2C1FAFAFAC0S3S2S1S0g3 p3g2 p2g1 p1g0 p0C44位超前進(jìn)位鏈gm0pm0（ b） 4 位超前進(jìn)位加法器圖 24 位 CLA 部件和 4 位超前進(jìn)位加法器5、設(shè)計(jì)電路源代碼 （部分）/4bit carry lookahead unitmodule cla_4(p,g,c_in,c,gx,px);input3:0 p,g;input c_in;output4:1 c;output gx,px;assign c1 = p0&c_in | g0;assign c2 = p1&p0&c_in | p1&g0 | g1;assign c3 = p2&p1&p0&c_in | p2&p