集成電路反向設(shè)計實驗(共6頁)

1、精選優(yōu)質(zhì)文檔-傾情為你奉上集成電路反向設(shè)計實驗實驗?zāi)康模赫莆占呻娐方馄实脑砗头椒?；掌握集成電路反向分析的方法；了解集成電路反向設(shè)計的基本步驟。實驗原理：反向設(shè)計是通過對芯片內(nèi)部電路的提取與分析、整理，實現(xiàn)對芯片技術(shù)原理、設(shè)計思路、工藝制造、結(jié)構(gòu)機(jī)制等方面的深入洞悉，可用來驗證設(shè)計框架或者分析信息流在技術(shù)上的問題，也可以助力新的芯片設(shè)計或者產(chǎn)品設(shè)計方案。 1反向設(shè)計流程反向設(shè)計的流程如下：(1)提取橫向尺寸打開封裝，進(jìn)行照相(把電路產(chǎn)品放大數(shù)百倍分塊照相，提取集成電路的復(fù)合版圖)；n 打開外殼：用濃硫酸等方法打開塑料封裝，露出管芯；n 芯片拍照：用光學(xué)顯微鏡進(jìn)行排照，得到管芯外觀圖；n 去掉

2、鈍化層，拍照，得到金屬連線圖；n 去掉金屬層和絕緣介質(zhì)層，拍照，得到下層金屬或多晶硅版圖；n 若為多層布線，重復(fù)上一步驟，得到各層版圖；n 去掉所有外部各層，露出硅表面，染色區(qū)分p和n區(qū)，拍照。 拼圖(把照片拼成整個產(chǎn)品的復(fù)合版圖)； 由產(chǎn)品的復(fù)合版圖提取電路圖、器件尺寸和設(shè)計規(guī)則； 進(jìn)行電路模擬，驗證所提取的電路是否正確； 如果模擬正確，可以著手畫版圖。 (2)提取縱向尺寸 用掃描電鏡，擴(kuò)展電阻儀等提取氧化層厚度、金屬膜厚度、多晶硅厚度、結(jié)深、基區(qū)寬度等縱向尺寸和縱向雜質(zhì)分布。(3)測試產(chǎn)品的電學(xué)參數(shù) 電學(xué)參數(shù)包括閾值電壓，又稱開啟電壓（VT）、薄膜電阻，又稱方塊電阻（R）、電流放大倍數(shù)（）

3、、特征頻率（fT）等。然后，在(2)和(3)的基礎(chǔ)上確定工藝參數(shù)，制訂工藝條件和工藝流程。已出現(xiàn)與計算機(jī)聯(lián)網(wǎng)的顯微鏡，無需照相可直接進(jìn)行版圖分析。從版圖中提取出電路圖，進(jìn)行仿真及功能分析、結(jié)構(gòu)修改后，又轉(zhuǎn)入正向設(shè)計。詳見下表。自頂向下 由底向上 正向設(shè)計 行為設(shè)計結(jié)構(gòu)設(shè)計邏輯設(shè)計電路設(shè)計版圖設(shè)計系統(tǒng)劃分、分解單元設(shè)計功能塊設(shè)計子系統(tǒng)設(shè)計系統(tǒng)總成 反向設(shè)計 版圖解析電路圖提取功能分析結(jié)構(gòu)修改邏輯設(shè)計電路設(shè)計版圖設(shè)計 版圖解析電路圖提取功能分析單元設(shè)計功能塊設(shè)計子系統(tǒng)設(shè)計系統(tǒng)設(shè)計 2反向設(shè)計軟件集成電路的分析再設(shè)計全流程應(yīng)包括：芯片和圖像的預(yù)處理、網(wǎng)表和版圖數(shù)據(jù)提取以及驗證和再設(shè)計三部分。Film

4、shop和CLF系統(tǒng)不僅把三部分有機(jī)的結(jié)合起來，而且能夠完成數(shù)字電路、模擬電路、數(shù)?；旌弦约癛OM區(qū)碼點等各種類型芯片的分析和再設(shè)計，因此，它們提供的是完美的解決方案，它不但能夠滿足各種電路類型的設(shè)計要求，而且可以極大地提高了工程師的分析效率和質(zhì)量。 網(wǎng)表提取標(biāo)準(zhǔn)流程利用網(wǎng)表提取器ChipLogic Analyzer能夠提取得到芯片的網(wǎng)表數(shù)據(jù)，并以標(biāo)準(zhǔn)格式（Verilog、SPICE和EDIF）輸出。軟件提供的線網(wǎng)自動提取算法和單元自動搜索算法可以很大程度地減少手工操作的工作量。同時，軟件簡化了引線孔、接觸孔的放置操作，使得網(wǎng)表提取的效率大大提高。 ChipLogic Analyzer導(dǎo)出的是

5、平面化的網(wǎng)表數(shù)據(jù)，如果要透徹了解其設(shè)計思想和設(shè)計方法，我們可以利用邏輯功能分析器ChipLogic Master將平面化網(wǎng)表整理成為層次化描述的網(wǎng)表數(shù)據(jù)。ChipLogic Master提供了方便易用的宏單元輔助定位和功能強(qiáng)大的自動電路圖子圖搜索功能，可輔助工程師快速、準(zhǔn)確的分析平面化網(wǎng)表數(shù)據(jù)。同時，在功能分析過程中，用戶還可定位并修正網(wǎng)表提取錯誤。 網(wǎng)表提取和功能分析的標(biāo)準(zhǔn)流程如下圖所示： 版圖提取標(biāo)準(zhǔn)流程 ChipLogic Family 提供的版圖編輯器ChipLogic Layeditor支持?jǐn)?shù)字電路和模擬電路的版圖提取。利用ChipLogic Layeditor，用戶能夠參照芯片圖像

6、提取忠實于原芯片的版圖數(shù)據(jù)。與ChipLogic Analyzer類似，本軟件同樣提供了線網(wǎng)自動提取算法和單元自動搜索算法來提高分析效率。 ChipLogic Layeditor可導(dǎo)出標(biāo)準(zhǔn)格式的版圖文件（GDSII和CIF）；另外，該軟件還支持單元內(nèi)部編輯功能，從而能夠生成層次化版圖。利用ChipLogic Layeditor還可導(dǎo)出網(wǎng)表數(shù)據(jù)，軟件根據(jù)版圖層的連接關(guān)系可以輸出對應(yīng)的網(wǎng)表。該軟件提供了聯(lián)機(jī)的電學(xué)規(guī)則檢查（ERC）用來檢查連接錯誤。本軟件還將在近期提供聯(lián)機(jī)設(shè)計規(guī)則檢查（DRC）功能和對不同工藝參數(shù)的版圖修改支持。 版圖提取和功能分析的標(biāo)準(zhǔn)流程如下圖所示： 版圖提取高精度流程 為進(jìn)一

7、步提高版圖數(shù)據(jù)的準(zhǔn)確度，可以采用兩組人員同時進(jìn)行數(shù)據(jù)提取：其中一組人員利用ChipLogic Layeditor提取標(biāo)準(zhǔn)版圖數(shù)據(jù)；另一組人員利用ChipLogic Analyzer提取網(wǎng)表數(shù)據(jù)，然后通過LVS校驗來提高準(zhǔn)確度。 由于在ChipLogic Analyzer進(jìn)行的網(wǎng)表編輯實際上編輯的是概要版圖（所有引線和通孔等數(shù)據(jù)沒有寬度），它對標(biāo)準(zhǔn)版圖的提取做了大量簡化和操作優(yōu)化，工作量較小。因此該流程在增加較小工作量的代價下，能夠極大地提高版圖提取的準(zhǔn)確度，同時也能獲得高精確度的網(wǎng)表數(shù)據(jù)。 版圖提取和功能分析的高精度流程如下圖所示： 3反向分析方法 版圖提取所遵循的一般原則 電源（包括VDD和

8、GND）一般在版圖上是最粗的、最長的、分布最廣的布線，一般整個芯片周圍一圈由電源包圍； VDD與GND對稱排列； 電源上不連接保護(hù)二極管； CMOS工藝中PMOS管S接VDD，NMOS管S接GND； PMOS管W/L是NMOS管的23倍； CMOS集成電路中由PMOS管組成上拉網(wǎng)絡(luò)，NMOS管組成下拉網(wǎng)絡(luò)。 多個NMOS管串連，PMOS管并聯(lián)為“與非”的關(guān)系； PMOS管串連，NMOS管并聯(lián)為“或非”的關(guān)系； 輸入端接有ESD保護(hù)二極管； 輸出端有較大W/L的管子組成的反相器，以增加驅(qū)動能力。 W/L中L為溝道長度，即源和漏間距離；W為溝道寬度，也是柵長，即源和漏的相對邊長。 染色后P區(qū)發(fā)暗，

9、N區(qū)發(fā)亮； 為簡化布線會采用有源區(qū)做橋聯(lián)電阻； PAD順序與封裝后外部引腳順序一致。電路提取方法 先判定電源； 在判定輸入、輸出； 根據(jù)芯片的datasheet和PAD排列順序確定各引腳功能； 由輸入或輸出端按信號流動方向逐級推導(dǎo)出電路連接； 畫電路圖時VDD在上，GND在下，NMOS管靠下，PMOS管靠上放置； 版圖中會有一些無用連接，在電路圖中不用畫出； 可以在版圖上標(biāo)注結(jié)點或符號輔助電路提??；實驗內(nèi)容：a. 對所給芯片進(jìn)行去殼、去層、染色，并拍照；b. 對所拍照片進(jìn)行拼接，得到各層完整版圖；c. 對照照片進(jìn)行分析，得到芯片電路原理圖；d. 用EDA軟件進(jìn)行電路圖的繪制及模擬仿真；e. 用EDA軟件進(jìn)行版