七人表決器實(shí)驗(yàn)報(bào)告.doc

1、七人表決器實(shí)驗(yàn)報(bào)告篇一：哈工大電工學(xué)新技術(shù)實(shí)踐實(shí)驗(yàn)報(bào)告-7人表決器總成績(jī)：一、設(shè)計(jì)任務(wù)1、有七人參與表決，顯示贊同者個(gè)數(shù)。2當(dāng)贊同者達(dá)到及超過(guò) 4人時(shí)，綠燈顯示表示通過(guò)。二、設(shè)計(jì)條件本設(shè)計(jì)基于軟件 Multisim10.0.1進(jìn)行仿真，在電機(jī)樓實(shí)驗(yàn) 室20035進(jìn)行驗(yàn)證。三、設(shè)計(jì)要求1、熟悉74LS161 , 74LS151,數(shù)碼管的工作原理。2、設(shè)計(jì)相應(yīng)的電路圖，標(biāo)注元件參數(shù)，并進(jìn)行仿真驗(yàn)證。四、設(shè)計(jì)內(nèi)容1 .電路原理圖（含管腳接線）電路原理圖如圖1所示圖1電路原理圖2 .計(jì)算與仿真分析仿真結(jié)果如圖2、3、4所示圖2仿真結(jié)果圖4仿真結(jié)果4 .調(diào)試流程調(diào)試流程如圖5所示圖5調(diào)試流程5 .設(shè)計(jì)和

2、使用說(shuō)明74LS151芯片為互補(bǔ)輸生的8選1數(shù)據(jù)選擇器，引腳排列 如圖6所示，功能見(jiàn)表1。選擇控制端(地址端)為 CA, 按二進(jìn)制譯碼，從 8個(gè)輸入數(shù)據(jù)D0D7中，選擇一個(gè)需要 的數(shù)據(jù)送到輸由端 Y, G為使能端，低電平有效。(1)使能端G=1時(shí)，不論CA狀態(tài)如何，均無(wú)輸由(丫 = 0, W=1),多路開(kāi)關(guān)被禁止。(2)使能端G=0時(shí)，多路開(kāi)關(guān)正常工作，根據(jù)地址碼C、B、A的狀態(tài)選擇D0D7中莫一個(gè)通道的數(shù)據(jù)輸送到輸 由端丫。如：CBA=000,則選擇D0數(shù)據(jù)到輸由端，即 丫 = D0O如：CBA = 001,則選擇D1數(shù)據(jù)到輸由端，即Y=D1, 其余類(lèi)推。圖6 74LS151引腳排列表1 7

3、4LS151功能表74LS161 功能：(1)異步置“C©能：接好電源和地，將清除端接低電平 無(wú)論其他各輸入端的狀態(tài)如何，測(cè)試計(jì)數(shù)器的輸由端，如果 操作無(wú)誤Q3Q0均為0。(2)預(yù)置數(shù)功能：將清除端接高電平，預(yù)置控制端接低 電平，數(shù)據(jù)輸入端 D3D0置0011,在CP的上升沿作用后， 測(cè)試輸由端 Q3Q0的電平。如果操作準(zhǔn)確，D3D0的數(shù)據(jù)為0011 ,說(shuō)明D3D0的數(shù)據(jù)已預(yù)置到 Q3Q0端。(3)計(jì)數(shù)和進(jìn)位功能：將 LD、Cr、CET、CEP端均接 高電平，CLK端輸入單脈沖，記錄輸由端狀態(tài)。如果操作準(zhǔn) 確，每輸入一個(gè)CP脈沖，計(jì)數(shù)器就進(jìn)行一篇二：課程設(shè)計(jì)報(bào)告 一七人表決器設(shè)計(jì)電子

4、綜合設(shè)計(jì)題目學(xué)院專(zhuān)業(yè)班級(jí)學(xué)生姓名指導(dǎo)教師七人搶答器設(shè)計(jì)計(jì)信學(xué)院電子信息工程2012年6 月18日一、設(shè)計(jì)原理所謂表決器就是對(duì)于一個(gè)行為，由多個(gè)人投票，如果同意的票數(shù)過(guò)半，就認(rèn)為此行為可行；否則如果否決的票數(shù)過(guò)半，則認(rèn)為此行為無(wú)效。七人表決器顧名思義就是由七個(gè)人來(lái)投票，當(dāng)同意的票數(shù)大于或者等于4時(shí)，則認(rèn)為同意；反之，當(dāng)否決的票數(shù)大于或者等于4時(shí)，則認(rèn)為不同意。二、分析討論七人表決器這一功能可以用 C語(yǔ)言、匯編語(yǔ)言或 VHDL 編程后下載到單片機(jī)上實(shí)現(xiàn)，不過(guò)用VHDL編程不僅技術(shù)含 量高而且能讓我們更熟練的掌握和使用 quartus軟件的步驟 和方法。所以我們是采用 VHDL編程來(lái)實(shí)現(xiàn)的。三、設(shè)計(jì)

5、準(zhǔn)備根據(jù)七人表決器的原理，我們的準(zhǔn)備過(guò)程如下：1、使用Altera的Cyclone II器件，所用的芯片為 EP2c35F672C8,開(kāi)發(fā)平臺(tái)為 quartus II。2、使用七個(gè)撥動(dòng)開(kāi)關(guān)(K1K7)作為輸入變量來(lái)表示七 個(gè)投票人，當(dāng)撥動(dòng)開(kāi)關(guān)輸入為1'時(shí)，表示對(duì)應(yīng)的人投同 意票，否則當(dāng)撥動(dòng)開(kāi)關(guān)輸入為'0'時(shí)，表示對(duì)應(yīng)的人投反對(duì)票。3、使用一個(gè)七段數(shù)碼管來(lái)顯示同意的票數(shù)。4、使用七個(gè) LED (LED2LED8 )用來(lái)分別記錄投票人 的個(gè)人投票結(jié)果，當(dāng) LED亮起時(shí)就表示對(duì)應(yīng)的投票人同意， 否則就表示不同意。5、使用一個(gè) LED (LED1)來(lái)表示最終的投票結(jié)果，當(dāng) LE

6、D1亮起時(shí)表示表決通過(guò)，不亮?xí)r就表示表決不通過(guò)。6、使用一個(gè)撥動(dòng)開(kāi)關(guān)(K8)來(lái)達(dá)到復(fù)位要求，即需要復(fù) 位時(shí)能夠達(dá)到同時(shí)清零數(shù)碼管的顯示結(jié)果和LED的顯示情況。7、軟件仿真成功后，通過(guò)專(zhuān)用的連接線再用硬件進(jìn)行測(cè) 試，并將硬件測(cè)試的結(jié)果以照片的形式做記錄。四、設(shè)計(jì)思路根據(jù)程序設(shè)計(jì)的一般步驟，我們首先設(shè)計(jì)由七人表決器的系統(tǒng)框圖，也就是說(shuō)先要確定一個(gè)大的設(shè)計(jì)方向；然后再 根據(jù)設(shè)計(jì)要求并結(jié)合系統(tǒng)框圖來(lái)設(shè)計(jì)程序流程圖；由程序流 程圖來(lái)編寫(xiě)VHDL程序，并畫(huà)由表決器的外圍引腳圖；再將程序用軟件仿真，軟件仿真成功后進(jìn)行硬件測(cè)試。1、系統(tǒng)框圖如下：2、程序流程圖如下：3、外圍管腳圖如下：LED1 LEDAG0:

7、6LED0:6注釋?zhuān)篊LK :系統(tǒng)時(shí)鐘CLR:復(fù)位引腳，當(dāng)需要復(fù)位時(shí)，按下該管腳對(duì)應(yīng)的開(kāi)關(guān)就 可以復(fù)位。K0:6:表決輸入，分別是七個(gè)撥動(dòng)開(kāi)關(guān)。LED1 :表示最終的投票結(jié)果，當(dāng) LED1亮起時(shí)表示表決 通過(guò)，不亮?xí)r就表示表決不通過(guò)。LEDAG0:6:為七段數(shù)碼管，用來(lái)顯示同意的票數(shù)。LED0:6:為七個(gè) LED ( LED2LED8 ),用來(lái)分另記錄 投票人的個(gè)人投票結(jié)果。五、VHDL源程序設(shè)計(jì)根據(jù)設(shè)計(jì)要求，我們組設(shè)計(jì)的七人表決器程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTI

8、TY BJQ ISPORT;一 撥動(dòng)開(kāi)關(guān)輸入表決 Result:OUT STD_LOGIC;一 顯示表決是否通過(guò)LEDAG ,LED:OUT STD_LOGIC_VECTOR); LEDAG 為七段數(shù)碼管，用來(lái)顯示同意的人數(shù)；LED為七個(gè)指示燈，用來(lái)指示投票人的個(gè)人投票結(jié)果。END ENTITY BJQ;ARCHITECTURE one OF BJQ ISBEGINPROCESSVARIABLE shu:INTEGER;- 定義變量shu來(lái)統(tǒng)計(jì)同意的 個(gè)數(shù)BEGINIF THEN -不復(fù)位，即正常工作LED=K;-將指示燈和投票人對(duì)應(yīng)，即記名投票shu:=0;IF CLKEVENT AND C

9、LK=1 THENIF K=1 THEN shu尸shu+1;END IF;IF K=1 THEN shu尸shu+1;END IF;IF K=1 THEN shu尸shu+1;END IF;IF K=1 THEN shu尸shu+1;END IF;IF K=1 THEN shu尸shu+1;END IF;IF K=1 THEN shu尸shu+1;END IF;IF K=1 THEN shu尸shu+1;END IF;CASE shu IS -指示燈顯示投票結(jié)果，數(shù)碼管顯示同意人數(shù) WHEN 0 =Result=0;LEDAG=0111111;LED=K;WHEN 1 =Result=0;L

10、EDAG=0000110;LED=K;WHEN 2 =Result=0;LEDAG=1011011;LED=K;WHEN 3 =Result=0;LEDAG=1001111;LED=K;WHEN 4 =Result=1;LEDAG=1100110;LED=K;WHEN 5 =Result=1;LEDAG=1101101;LED=K;WHEN 6 =Result=1;LEDAG=1111101;LED=K;WHEN 7 =Result=1;LEDAG=0100111;LED=K;WHENOTHERS=Result=Z;LEDAG=ZZZZZZZ;LED=K;END CASE;END IF;ELS

11、E -一啟動(dòng)復(fù)位功能，同時(shí)復(fù)位指示燈和數(shù)碼管Result=0;LEDAG=0111111;LED=0000000;END IF;END PROCESS;END ARCHITECTURE one;六、仿真測(cè)試過(guò)程1、創(chuàng)建工程首先啟動(dòng) Quartus II 軟件，點(diǎn)擊 FileNew Project Wizard, 創(chuàng)建一個(gè)新的工程；輸入此工程所在的工作目錄(應(yīng)為每個(gè) 工程創(chuàng)建一個(gè)單獨(dú)的目錄)、工程名稱(chēng)(通常和頂層設(shè)計(jì)實(shí) 體名稱(chēng)相同)、頂層設(shè)計(jì)實(shí)體名稱(chēng)(每個(gè)工程只有一個(gè))；篇三：EDA實(shí)驗(yàn)報(bào)告模版-七人表決器河北科技大學(xué)實(shí)驗(yàn)報(bào)告級(jí)專(zhuān)業(yè)班學(xué)號(hào) 年 月 日姓名同組人指導(dǎo)教師 于國(guó)慶 實(shí)驗(yàn)名稱(chēng) 實(shí)驗(yàn)一

12、七人表決器 成 績(jī) 實(shí)驗(yàn)類(lèi)型 設(shè)計(jì)型批閱教師一、實(shí)驗(yàn)?zāi)康?1)掌握MUXPLUS II語(yǔ)言輸入的設(shè)計(jì)過(guò)程。(2)初步了解VHDL語(yǔ)言。(3)熟悉FPGA項(xiàng)目設(shè)計(jì)的基本流程。二、實(shí)驗(yàn)原理：用七個(gè)開(kāi)關(guān)作為表決器的7個(gè)輸入變量，輸入變量為邏輯”1時(shí)表示表決者 贊同"；輸入變量為邏輯 ”0時(shí)表示表決 者不贊同”；輸由邏輯”1時(shí)，表示表決 通過(guò)"；輸由邏輯“0” 時(shí)，表示表決 不通過(guò)”；當(dāng)表決器的七個(gè)輸入變量中有4個(gè)及以上為“1時(shí)，則表決器輸由為“1；否則為“0：表決器輸入采用試驗(yàn)箱 K1K16 ,輸由采用試驗(yàn)箱 L15、 L16指示；同意紅燈亮，否則黃燈亮。三、實(shí)驗(yàn)內(nèi)容及步驟1 .打開(kāi)MUX