電子設(shè)計(jì)大賽論文報(bào)告格式

1、電子設(shè)計(jì)競(jìng)賽技術(shù)報(bào)告格式*設(shè)計(jì)報(bào)告格式：1、 技術(shù)報(bào)告正文要求必須為6頁(yè)內(nèi)。電路圖、程序流程圖、程序清單等可作為附錄另加。設(shè)計(jì)報(bào)告要求控制在20頁(yè)左右，設(shè)計(jì)報(bào)告統(tǒng)一用A4紙打印。報(bào)告從正文開始統(tǒng)一編頁(yè)碼、左側(cè)裝訂。2、 摘要正文等大標(biāo)題為小三號(hào)宋體加黑，小標(biāo)題為四號(hào)宋體加黑，正文內(nèi)容為小四號(hào)宋體，標(biāo)題和正文一律用宋體。3、 正文行距為單倍行距。4、 電路圖一律用protel、word或EWB等軟件工具畫出；網(wǎng)站下載的圖表不能直接粘貼采用!。5、 圖表要求清晰、美觀、整潔，必須用圖表標(biāo)號(hào)（1-1、2-1格式及名稱。圖標(biāo)號(hào)位于下方，表標(biāo)號(hào)位于該表的上方；6、 內(nèi)容正確、真實(shí)、杜絕抄襲； 7、 特別

2、注意：設(shè)計(jì)報(bào)告封面及內(nèi)容中不能出現(xiàn)參賽隊(duì)的任何信息（包括學(xué)校名稱、學(xué)生姓名等），否則，視為違規(guī)！8、 硬件作品中不能出現(xiàn)學(xué)校的信息，比如采用了學(xué)校的實(shí)驗(yàn)板，上面寫了學(xué)校的標(biāo)記。9、 報(bào)告每頁(yè)上方必須留出3cm空白，空白內(nèi)不得有任何文字，以便頂端密封裝訂。*設(shè)計(jì)報(bào)告內(nèi)容：1封面：?jiǎn)为?dú)1頁(yè)（白紙或黃紙）只有題號(hào)、密號(hào)。2摘要、關(guān)鍵詞：中文（150200字）、英文；單獨(dú)1頁(yè) 對(duì)技術(shù)報(bào)告內(nèi)容作一個(gè)簡(jiǎn)要的、概括性的介紹。內(nèi)容應(yīng)包括：系統(tǒng)最終的實(shí)施方案、具體實(shí)現(xiàn)的手段、系統(tǒng)設(shè)計(jì)的主要?jiǎng)?chuàng)新點(diǎn)、結(jié)果分析、結(jié)論。最好有英文翻譯避免出現(xiàn) 對(duì)論文內(nèi)容的自我評(píng)價(jià)，要采用第三人稱，避免出現(xiàn)“本文”、“作者”等主語(yǔ)。關(guān)鍵

3、詞選用的詞要具有專指性，一個(gè)詞表達(dá)一個(gè)主題范疇。避免出現(xiàn)概念含糊的情況。例如：數(shù)字幅頻均衡的功率放大器 采用關(guān)鍵詞“數(shù)字幅頻均衡”、“ D類功率放大器 ”，比采用關(guān)鍵詞“幅頻均衡”、“功率放大器 ”要恰當(dāng)。第一關(guān)鍵詞要體現(xiàn)出學(xué)科分類。3目錄：內(nèi)容必須對(duì)應(yīng)頁(yè)碼號(hào) 采用自動(dòng)生成頁(yè)碼的方法。（在“插入”“引用”“索引和目錄”“目錄” ， 最后在“引文目錄”“修改”中完成 4  設(shè)計(jì)報(bào)告正文：常應(yīng)包括下述內(nèi)容（以下內(nèi)容供參考）：一、 引言：敘述對(duì)題目的理解，以及設(shè)計(jì)思路和特點(diǎn)。（200字以內(nèi)）二、系統(tǒng)方案 包括方案比較、方案論證、方案選擇。敘述設(shè)計(jì)思路，總體方案組成和說(shuō)明，對(duì)各個(gè)組

4、成部分作詳細(xì)說(shuō)明，給出框圖、原理圖、軟件流程圖。通常要提出兩、三個(gè)方案，并對(duì)兩、三個(gè)方案進(jìn)行比較，說(shuō)明采用其中一個(gè)方案的理由。(1) 方案選擇 可簡(jiǎn)要寫出為了實(shí)現(xiàn)題目的要求可以考慮的幾種解決方案（二、三種）。各方案可畫出硬件框圖、簡(jiǎn)要原理和優(yōu)缺點(diǎn)等。 (2) 方案確定 比較上述各方案特點(diǎn)及題目要求、工作條件，選擇其中一種方案（詳細(xì)說(shuō)明選擇該方案的理由）。（3） 方案論證 詳細(xì)說(shuō)明該方案的工作原理及與題目要求對(duì)應(yīng)的各項(xiàng)技術(shù)保證（方案中那部分保證實(shí)現(xiàn)題目中那一條要求）三、理論分析與設(shè)計(jì)根據(jù)設(shè)計(jì)要求達(dá)到的性能指標(biāo)及實(shí)現(xiàn)的功能，必須進(jìn)行理論分析及必要的計(jì)算，說(shuō)明如何保證，進(jìn)行電路參數(shù)的計(jì)算及元器件的選

5、擇；按題目要求分類寫四、電路與程序設(shè)計(jì)（1） 說(shuō)明各單元模塊的功能，同時(shí)進(jìn)行電路設(shè)計(jì)（要有對(duì)應(yīng)的單元電路圖）；(2) 特殊器件的簡(jiǎn)介；(3) 各單元模塊的聯(lián)接（即接口問題）。(4)說(shuō)明軟件設(shè)計(jì)原理及設(shè)計(jì)所用工具；(5) 畫出軟件設(shè)計(jì)結(jié)構(gòu)圖、說(shuō)明其功能；(6) 畫出主要軟件設(shè)計(jì)流程框圖,應(yīng)包括主程序流程框圖、中斷服務(wù)子程序，簡(jiǎn)單的通信協(xié)議。五、測(cè)試方案與測(cè)試結(jié)果：包括系統(tǒng)指標(biāo)參數(shù)及功能的測(cè)試，說(shuō)明測(cè)試方法與測(cè)試內(nèi)容。（1）列出主要的測(cè)試儀器、儀表；（2）系統(tǒng)測(cè)試：說(shuō)明測(cè)試方法；要求有完整的測(cè)試參數(shù)記錄表及測(cè)試數(shù)據(jù)；系統(tǒng)功能測(cè)試：測(cè)試或說(shuō)明系統(tǒng)能實(shí)現(xiàn)的功能。有些數(shù)據(jù)最好能畫出實(shí)測(cè)曲線。要求數(shù)據(jù)、曲

6、線必須真實(shí)。(如示波器上的曲線圖)（3）測(cè)試結(jié)果分析：對(duì)測(cè)試的系統(tǒng)指標(biāo)參數(shù)及實(shí)現(xiàn)的功能分析（與設(shè)計(jì)要求對(duì)比進(jìn)行），指出指標(biāo)參數(shù)及實(shí)現(xiàn)的功能的整體完成情況，重點(diǎn)分析指標(biāo)及功能達(dá)不到要求的原因（或功能、指標(biāo)較優(yōu)是如何實(shí)現(xiàn)的）。六、設(shè)計(jì)總結(jié)：200字左右。主要對(duì)系統(tǒng)設(shè)計(jì)方案、實(shí)施手段、軟硬件設(shè)計(jì)、測(cè)試等作一個(gè)總結(jié)，最后必須指出本次設(shè)計(jì)和制作的可行性和系統(tǒng)實(shí)現(xiàn)優(yōu)缺點(diǎn)。對(duì)設(shè)計(jì)的進(jìn)一步完善提出意見或建議。5  參考文獻(xiàn)：1 陳武凡.小波分析及其在圖像處理中的應(yīng)用.科學(xué)出版社，2002.01.26  附：    系統(tǒng)原理圖；*競(jìng)

7、賽題目：數(shù)字幅頻均衡功率放大器（F題）【本科組】一、任務(wù)設(shè)計(jì)并制作一個(gè)數(shù)字幅頻均衡功率放大器。該放大器包括前置放大、帶阻網(wǎng)絡(luò)、數(shù)字幅頻均衡和低頻功率放大電路，其組成框圖如圖1所示。圖1 數(shù)字幅頻均衡功率放大器組成框圖二、要求1基本要求（1）前置放大電路要求：a. 小信號(hào)電壓放大倍數(shù)不小于400倍（輸入正弦信號(hào)電壓有效值小于10mV）。b. -1dB通頻帶為20Hz20kHz。c. 輸出電阻為600W。（2）制作帶阻網(wǎng)絡(luò)對(duì)前置放大電路輸出信號(hào)v1進(jìn)行濾波，以10kHz時(shí)輸出信號(hào)v2電壓幅度為基準(zhǔn)，要求最大衰減10dB。帶阻網(wǎng)絡(luò)具體電路見題目說(shuō)明1。（3）應(yīng)用數(shù)字信號(hào)處理技術(shù)，制作數(shù)字幅頻均衡電路

8、，對(duì)帶阻網(wǎng)絡(luò)輸出的20Hz20kHz信號(hào)進(jìn)行幅頻均衡。要求：a. 輸入電阻為600W。b. 經(jīng)過數(shù)字幅頻均衡處理后，以10kHz時(shí)輸出信號(hào)v3電壓幅度為基準(zhǔn)，通頻帶20Hz20kHz內(nèi)的電壓幅度波動(dòng)在±1.5dB以內(nèi)。2. 發(fā)揮部分制作功率放大電路，對(duì)數(shù)字均衡后的輸出信號(hào)v3進(jìn)行功率放大，要求末級(jí)功放管采用分立的大功率MOS晶體管。（1）當(dāng)輸入正弦信號(hào)vi電壓有效值為5mV、功率放大器接8W電阻負(fù)載（一端接地）時(shí)，要求輸出功率10W，輸出電壓波形無(wú)明顯失真。（2）功率放大電路的-3dB通頻帶為20Hz20kHz。（3）功率放大電路的效率60。（4）其他。三、說(shuō)明1題目基本要求中的帶阻

9、網(wǎng)絡(luò)如圖2所示。圖中元件值是標(biāo)稱值，不是實(shí)際值，對(duì)精度不作要求，電容必須采用鋁電解電容。圖2 帶阻網(wǎng)絡(luò)2本題中前置放大電路電壓放大倍數(shù)是在輸入信號(hào)vi電壓有效值為5mV的條件下測(cè)試。3題目發(fā)揮部分中的功率放大電路不得使用MOS集成功率模塊。4本題中功率放大電路的效率定義為：功率放大電路輸出功率與其直流電源供給功率之比，電路中應(yīng)預(yù)留測(cè)試端子，以便測(cè)試直流電源供給功率。5設(shè)計(jì)報(bào)告正文中應(yīng)包括系統(tǒng)總體框圖、核心電路原理圖、主要流程圖、主要的測(cè)試結(jié)果。完整的電路原理圖、重要的源程序用附件給出。四、評(píng)分標(biāo)準(zhǔn)項(xiàng)目主要內(nèi)容滿分設(shè)計(jì)報(bào)告系統(tǒng)方案總體方案設(shè)計(jì)6理論分析與設(shè)計(jì)前置放大電路設(shè)計(jì)功率放大電路設(shè)計(jì)數(shù)字幅

10、頻均衡電路設(shè)計(jì)數(shù)字處理算法設(shè)計(jì)12電路與程序設(shè)計(jì)總體電路工作流程4測(cè)試方案與測(cè)試結(jié)果調(diào)試方法與儀器測(cè)試數(shù)據(jù)完整性測(cè)試結(jié)果分析5設(shè)計(jì)報(bào)告結(jié)構(gòu)及規(guī)范性摘要設(shè)計(jì)報(bào)告正文的結(jié)構(gòu)圖表的規(guī)范性3總分： 30基本要求實(shí)際制作完成情況50發(fā)揮部分完成第(1)項(xiàng)13完成第(2)項(xiàng)12完成第(3)項(xiàng)20其他5總分： 50數(shù)字幅頻均衡的功率放大器（F題）我校 張有明等摘要本設(shè)計(jì)以FPGA構(gòu)建的399階FIR濾波器為核心，對(duì)進(jìn)入帶阻網(wǎng)絡(luò)后的信號(hào)能較好的實(shí)現(xiàn)幅頻均衡，末端為D類功率放大器，最終輸出功率可達(dá)50W以上，效率達(dá)70%以上。前級(jí)放大電路用OP37做成兩級(jí)放大，放大倍數(shù)可達(dá)1000倍；用NE5532構(gòu)成四階有源

11、低通濾波器；然后信號(hào)經(jīng)過帯阻網(wǎng)絡(luò)；所得信號(hào)通過ADS828采集，所得數(shù)據(jù)經(jīng)可編程器件(EP2C8Q208C8N)進(jìn)行數(shù)字幅頻均衡，通過頻率采樣法構(gòu)建FIR濾波器；末級(jí)功放管采用分立的大功率MOS晶體管（IRF14020），對(duì)數(shù)字均衡后的輸出信號(hào)進(jìn)行功率放大。利用頻率采樣法在單片F(xiàn)PGA內(nèi)構(gòu)建FIR濾波完成幅頻均衡，末級(jí)以較大功率輸出，是本系統(tǒng)的主要?jiǎng)?chuàng)新點(diǎn)。關(guān)鍵字 ： FPGA FIR濾波器 數(shù)字幅頻均衡 D類功率放大器移到最前面一、系統(tǒng)方案1.1 數(shù)字濾波器實(shí)現(xiàn)方式的選擇與比較方案一：IIR濾波器IIR數(shù)字濾波器的系統(tǒng)函數(shù)可以寫成封閉函數(shù)的形式，采用遞歸型結(jié)構(gòu)，即結(jié)構(gòu)上帶有反饋環(huán)路，運(yùn)算結(jié)構(gòu)通

12、常由延時(shí)、乘以系數(shù)和相加等基本運(yùn)算組成。由于運(yùn)算中的舍入處理，使誤差不斷積累，有時(shí)會(huì)產(chǎn)生微弱的寄生振蕩。方案二：頻率采樣法FIR濾波器頻率取樣法是指定不同頻率處的幅度響應(yīng)值，然后根據(jù)這些指定的參數(shù)設(shè)計(jì)出任意響應(yīng)的FIR濾波器，設(shè)計(jì)較為方便。本題中的帶阻網(wǎng)絡(luò)的傳遞函數(shù)已確定，可推導(dǎo)出所要設(shè)計(jì)的FIR濾波器系數(shù)。綜合考慮我們選用方案二。1.2 算法處理器的選擇與比較方案一：使用DSP實(shí)現(xiàn)本系統(tǒng)的幅頻均衡由于DSP數(shù)據(jù)運(yùn)算能力非常強(qiáng)大，且容易進(jìn)行復(fù)雜的算法處理，但由于DSP系統(tǒng)往往需要SRAM和Flash，系統(tǒng)較為復(fù)雜，且使用DSP進(jìn)行音頻處理時(shí)需要較高的處理時(shí)鐘。方案二：使用FPGA實(shí)現(xiàn)本系統(tǒng)的幅

13、頻均衡在工程實(shí)踐中，往往要求對(duì)信號(hào)處理要有實(shí)時(shí)性和靈活性，而已有的一些軟件和硬件實(shí)現(xiàn)方式則難以同時(shí)達(dá)到這兩方面的要求。使用FPGA來(lái)實(shí)現(xiàn)FIR濾波器，可以在單片F(xiàn)PGA芯片內(nèi)完成，且可以采用并行乘加，所需時(shí)鐘較低，功耗也較低。綜合考慮我們選用FPGA來(lái)做算法處理器。1.3 功放電路的選擇與比較通常音頻范圍內(nèi)功放分A、B、AB、D四類，但考慮到功放電路的效率要求60%，而A類與AB類功放的效率都小于60%，B類功放的效率雖然可達(dá)到78.5%，但由于較容易產(chǎn)生交越失真，而D類功放的效率可達(dá)到85%以上，而且失真率低，頻率響應(yīng)曲線比較小，滿足題目對(duì)功放電路的要求。綜合考慮我們選用D類功放電路。1.4

14、 系統(tǒng)總體方案系統(tǒng)實(shí)現(xiàn)框圖如圖1：圖1 數(shù)字幅頻均衡的功率放大器系統(tǒng)框圖前級(jí)放大電路用OP37做成兩級(jí)放大，放大倍數(shù)可達(dá)1000倍；用NE5532構(gòu)成四階有源低通濾波器；然后信號(hào)經(jīng)過帯阻網(wǎng)絡(luò)；所得信號(hào)通過ADS828采集，所得數(shù)據(jù)經(jīng)可編程器件(EP2C8Q208C8N)為進(jìn)行數(shù)字幅頻均衡，通過頻率采樣法構(gòu)建FIR濾波器；末級(jí)功放管采用分立的大功率MOS晶體管（IRF14020），對(duì)數(shù)字均衡后的輸出信號(hào)進(jìn)行功率放大。二、理論分析與設(shè)計(jì)2.1 前置放大電路設(shè)計(jì)由OP37構(gòu)成兩級(jí)反相放大，放大倍數(shù)為,和為滑動(dòng)變阻器，具體電路如圖2：圖2 前級(jí)放大部分2.2 濾波器設(shè)計(jì)根據(jù)題目要求-1dB通頻帶為20

15、Hz20kHz，設(shè)計(jì)兩個(gè)VSVC二階低通濾波器，兩濾波器級(jí)聯(lián)以達(dá)到題目所要求效果：基本關(guān)系式為：； VCVS二階低通濾波器的電路圖如圖3：圖3 VCVS二階低通濾波器基本結(jié)構(gòu)2.3 帶阻網(wǎng)絡(luò)分析2.3.1 對(duì)帶阻網(wǎng)絡(luò)電路的PSPICE仿真所得幅頻特性曲線如圖42.3.2 該網(wǎng)絡(luò)傳遞函數(shù)分析在S域內(nèi)分析該網(wǎng)絡(luò)得出下列傳遞函數(shù)： 由Matlab繪制的傳遞函數(shù)特性曲線圖見附錄1。2.3.3 實(shí)際帶阻網(wǎng)絡(luò)的幅頻特性曲線由于帶阻網(wǎng)絡(luò)中的電感和電容實(shí)際值與標(biāo)稱值有一定差距且隨信號(hào)頻率變化而變化，實(shí)際帶阻網(wǎng)絡(luò)的幅頻特性曲線見圖5： 圖4帶阻網(wǎng)絡(luò)的PSPICE仿真結(jié)果 圖5 實(shí)際帶阻網(wǎng)絡(luò)的幅頻特性曲線2.4

16、功率放大電路設(shè)計(jì)功放部分總體框圖如圖6：其中PWM波產(chǎn)生電路見圖7：用運(yùn)放TL082將輸入音頻信號(hào)VIN與反饋信號(hào)PWM_OUT進(jìn)行疊加，將疊加的信號(hào)輸入到由C1、C5組成積分電路，從而輸出一個(gè)二次振蕩波形作為載波信號(hào)；由74HC04構(gòu)成一個(gè)與地進(jìn)行比較的比較器，二次振蕩載波信號(hào)通過該比較器，進(jìn)入Q1構(gòu)成的電平轉(zhuǎn)換電路，然后由門級(jí)驅(qū)動(dòng)芯片IRS20124輸出兩個(gè)極性相反的信號(hào)分別送入功率MOS晶體管IRF14020。同時(shí)門級(jí)驅(qū)動(dòng)芯片IRS20124可以增加死區(qū)時(shí)間。2.5 數(shù)字幅頻均衡電路設(shè)計(jì) 數(shù)字幅頻均衡實(shí)現(xiàn)框圖如圖8圖8 數(shù)字幅頻均衡實(shí)現(xiàn)框圖數(shù)字幅頻均衡中A/D數(shù)據(jù)采樣與D/A轉(zhuǎn)換電路設(shè)計(jì)

17、：為了保證數(shù)據(jù)精度，采用10位的A/D轉(zhuǎn)換器ADS828，由于其信號(hào)輸入范圍是1.5V3V，所以對(duì)經(jīng)過帶阻網(wǎng)絡(luò)后的信號(hào)進(jìn)行處理； D/A轉(zhuǎn)換器采用THS5651，具體電路見附錄2。2.6 數(shù)字處理算法分析與設(shè)計(jì)2.6.1 根據(jù)帶阻網(wǎng)絡(luò)標(biāo)稱值得出的傳遞函數(shù)設(shè)計(jì)FIR濾波器系數(shù)由于需要設(shè)計(jì)一個(gè)帶通濾波器以實(shí)現(xiàn)幅頻均衡，則設(shè)計(jì)的線性相位濾器的H()必在=0處不為0；所以設(shè)計(jì)為第一類FIR濾波器（即h(n)為偶對(duì)稱，N為奇函數(shù)）。從h（n）偶對(duì)稱的幅度函數(shù)式可以得出，不但h(n)對(duì)(N-1)/2呈偶對(duì)稱，而且對(duì)(N-1)/2也呈偶對(duì)稱，即h(n)=h(N-1-n),。于是；。詳細(xì)計(jì)算步驟如下： 由電路

18、得到系統(tǒng)傳遞函數(shù)為，則帶通網(wǎng)絡(luò)的傳遞函數(shù)為。設(shè)計(jì)數(shù)字濾波器的幅頻響應(yīng)令，可得，受FPGA的資源有限，只對(duì)進(jìn)行256點(diǎn)等間隔采樣得到，對(duì)進(jìn)行偶對(duì)稱得到。相頻響應(yīng)設(shè)計(jì)。FIR濾波器系數(shù)h(n)即為的反FFT變換。為了降低FPGA的邏輯資源規(guī)模，可以去掉較小的h(n)值。利用該算法的Matlab程序見附錄3，的幅頻特性曲線見附錄3圖1，設(shè)計(jì)所得的FIR濾波器的幅頻特性曲線見附錄3圖2。-這可放到附件中，把FIR濾波器的幅頻特性曲線放這里2.6.2 根據(jù)實(shí)際帶阻網(wǎng)絡(luò)的傳遞函數(shù)設(shè)計(jì)FIR濾波器系數(shù)由于帶阻網(wǎng)絡(luò)中的電感和電容實(shí)際值與標(biāo)稱值有一定差距且隨信號(hào)頻率變化而變化，最終放棄由等間隔采樣的方案。同時(shí)，

19、兼顧FPGA的資源有限性及20KHz正弦波的恢復(fù)，對(duì)帯阻網(wǎng)絡(luò)的040KHz頻譜特性曲線進(jìn)行手動(dòng)頻率掃描，掃描256點(diǎn)，將得到的數(shù)據(jù)作為h1(K),然后按照論文中的2.6.1中的步驟進(jìn)行FIR濾波器設(shè)計(jì)，設(shè)計(jì)程序見附錄4。期望得到的濾波器的幅頻特性曲線圖見附錄4圖1，實(shí)際優(yōu)化后得到的399階FIR濾波器的幅頻特性曲線圖見附錄4圖2。三、電路與程序設(shè)計(jì)3.1 整機(jī)詳細(xì)電路圖見附錄2 缺點(diǎn)是沒有一個(gè)字的描述 3.2 工作流程FIR濾波器設(shè)計(jì)流程見圖9圖9 FIR濾波器設(shè)計(jì)流程將MATLAB計(jì)算的FIR濾波器系數(shù)導(dǎo)入FPGA的FIR IP核，導(dǎo)入后得到的濾波器幅頻特性曲線見圖11。圖10 濾波器幅頻特

20、性曲線由FPGA設(shè)計(jì)的原理圖如圖12。主要VHDL程序見附錄 5圖11 FPGA設(shè)計(jì)的原理圖四、測(cè)試方案與測(cè)試結(jié)果4.1 測(cè)試儀器儀器名稱：型號(hào)：函數(shù)信號(hào)發(fā)生器SP1641B數(shù)字示波器TDS1002B直流電源MPS-3005-3掃頻儀BT-3D4.2 測(cè)試方法由信號(hào)源輸出有效值為5mv的信號(hào)，送入系統(tǒng)，功率放大部分以±26V電壓供電，分別對(duì)前置放大輸出端口、帶阻網(wǎng)絡(luò)輸出端口、數(shù)字幅頻電路輸出端口、功率放大輸出端口進(jìn)行測(cè)試。4.3 測(cè)試結(jié)果4.3.1 前置放大電路輸入Vp-p=10mV正弦波，放大倍數(shù)可通過滑動(dòng)變阻器調(diào)節(jié)輸入頻率(Hz)2010030060010003000600010

21、000輸出Vp-p(V)6.576.576.576.576.576.566.506.47輸入頻率(Hz)1500018000200002300026000300003300036000輸出Vp-p(V)6.216.035.855.635.315.124.914.654.3.2 帶阻網(wǎng)絡(luò)電路輸入Vp-p=6.57V正弦波輸入頻率(Hz)20156312350370390410430輸出Vp-p(V)3.291.240.990.970.950.940.950.95輸入頻率(Hz)450468780327610000131041513219968輸出Vp-p(V)0.960，960.971.132.

22、022.322.462.744.3.3 數(shù)字幅頻均衡輸入Vp-p=10mV正弦波輸入頻率(Hz)20156312350370390410430輸出Vp-p(V)2.642.602.452.312.302.282.322.47輸入頻率(Hz)450468780327610140131041513219968輸出Vp-p(V)2.552.602.642.642.572，562.442.284.3.4 低頻功放電路負(fù)載8W電阻，輸入正弦信號(hào)電壓有效值為5.0mV，電源電壓為±26V輸入頻率（HZ）205001000500010000150002000030000電源電流（A）0.660.6

23、70.650.660.640.580.540.43輸出有效值（V）13.5613.6813.7113.7913.4712.8312.2310.27輸出功率（W）23.023.423.523.822.720.618.713.2效率（%）66.567.268.968.867.967.566.458.24.4 測(cè)試結(jié)果分析4.4.1 由測(cè)試數(shù)據(jù)可知前置放大電路的放大倍數(shù)在各個(gè)頻率點(diǎn)上均大于400倍，達(dá)到題目要求，且-1dB通頻帶為20KHz，-3dB通頻帶為36KHz。4.4.2 帶阻網(wǎng)絡(luò)以10kHz時(shí)輸出信號(hào)電壓幅度為基準(zhǔn)，最大衰減點(diǎn)在390Hz，達(dá)到設(shè)計(jì)要求。4.4.3 由測(cè)試數(shù)據(jù)知均衡后，以1

24、0kHz時(shí)輸出信號(hào)電壓幅度為基準(zhǔn)電壓幅度波動(dòng)在±1.04dB以內(nèi)，滿足題目要求。4.4.4 功放部分測(cè)試結(jié)果顯示輸入正弦信號(hào)電壓有效值為5.0mV時(shí)輸出功率大于10W，效率60，滿足題目要求。五、總結(jié)：本系統(tǒng)結(jié)構(gòu)簡(jiǎn)單、性能良好，基本達(dá)到題目要求。尤其是前置放大電路放大倍數(shù)可達(dá)1000倍，功率放大部分最大輸出可達(dá)50W以上 ，數(shù)字幅頻均衡部分通過合理的算法很出色地完成了幅頻均衡。本系統(tǒng)的FIR濾波器主要是由于帶阻網(wǎng)絡(luò)的幅頻特性決定的，若能找到隨頻率變化很小的電感、電容，則完全可以由標(biāo)稱值的仿真數(shù)據(jù)來(lái)設(shè)計(jì)濾波器，降低對(duì)實(shí)際網(wǎng)絡(luò)幅頻特性測(cè)試的繁瑣性，加快設(shè)計(jì)周期。附錄1：由Matlab繪制

25、的傳遞函數(shù)特性曲線圖附錄2：整機(jī)詳細(xì)電路圖附錄3：根據(jù)帶阻網(wǎng)絡(luò)標(biāo)稱值得出的傳遞函數(shù)設(shè)計(jì)FIR濾波器系數(shù)的matlab算法程序close all;clear all;A=6.625 5.6508e+005 3.4984e+008 6.7466e+012 2.7121e+015 1.9965e+019 4.9500e+021B=3.3125 7.0917e+004 1.1922e+008 8.5054e+011 1.0135e+015 2.5338e+018 2.4750e+021w=0:40:20000-40;h=freqs(B,A,w);h1=1./abs(h);h2=h1;for n=1:2

26、55 h2(1,n+256)=h1(1,256-n)endfigure;plot(h2);N=511;k=0:N-1;phase = (-pi*k*(N-1)/N);Hk=h2.*exp(j*phase);hn=real(ifft(Hk);II=find(abs(hn)<1e-5);hn(II)=;HHK=fft(hn);figure;plot(abs(HHK) 圖1 的幅頻特性曲線圖2 圖2 FIR濾波器的幅頻特性曲線附錄4：根據(jù)實(shí)際帶阻網(wǎng)絡(luò)的傳遞函數(shù)設(shè)計(jì)FIR濾波器系數(shù)的Matlab程序close all;clear all;36h0=0.80.3020.240.2340.2340.

27、2360.2340.2340.2360.2360.2380.240.2420.2420.2460.2480.250.2540.260.2640.270.2740.2760.280.2860.2920.2940.2960.30.3040.310.3140.3180.3220.3280.3320.3360.3440.350.3540.3580.3580.3640.3680.3740.3880.3920.3960.4040.4120.4160.420.4280.4360.4440.4480.4560.460.4640.4680.4720.4760.480.4840.4880.4920.50.5040

28、.5120.520.5240.5280.5280.5280.5320.5360.540.5440.5440.5480.5520.5560.560.5640.5640.5640.5680.5720.5720.580.580.5840.5880.5920.5920.5960.5960.60.6040.6080.6080.6080.6120.6160.6160.6160.620.6280.6320.6320.6360.6320.6360.6360.640.6440.6440.6440.6480.6520.6520.6560.6560.660.660.6640.6680.670.6680.670.66

29、40.6640.6660.6660.6680.6680.670.670.670.670.6740.6740.6740.6780.6780.6780.6780.680.680.6820.6820.6840.6840.6880.6880.6920.6920.6920.6940.6940.6960.70.70.7040.7040.7040.7040.7080.7080.7080.7080.7120.7120.7120.7120.7120.7120.7120.7160.7160.7160.7160.7160.720.720.720.720.720.720.7240.7240.7240.7240.724

30、0.7240.7240.7260.7260.7260.7260.7260.7260.7260.7260.7280.7280.7280.7280.7280.7280.7280.7280.7340.7340.7360.7380.7380.7380.7420.7420.7440.7440.7440.7440.7440.7480.7480.7480.750.750.750.7540.7540.7540.7540.7580.7580.7580.7580.7580.7580.7580.7580.7580.7580.7580.760.760.760.760.760.7640.7640.7640.7640.7

31、640.764h=h0'h1=1./abs(h)./4.3;h2=h1;for n=1:255 h2(1,n+256)=h1(1,256-n)endfigure;plot(h2);N=511;k=0:N-1;phase = (-pi*k*(N-1)/N);Hk=h2.*exp(j*phase);hn=real(ifft(Hk);II=find(abs(hn)<1e-4);%hn(II)=;HHK=fft(hn);figure;plot(abs(HHK) 圖1 期望得到的濾波器的 圖2 實(shí)際優(yōu)化后得到的399階FIR濾幅頻特性曲線圖 波器的幅頻特性曲線圖附錄5：主要VHDL程序1.

32、頂層文件library IEEE;use IEEE.std_logic_1164.all;ENTITY aafir ISPORT (clk: IN STD_LOGIC;reset_n: IN STD_LOGIC;ast_sink_data: IN STD_LOGIC_VECTOR (9 DOWNTO 0);ast_sink_valid: IN STD_LOGIC;ast_source_ready: IN STD_LOGIC;ast_sink_error: IN STD_LOGIC_VECTOR (1 DOWNTO 0);ast_source_data: OUT STD_LOGIC_VECTOR

33、 (20 DOWNTO 0);ast_sink_ready: OUT STD_LOGIC;ast_source_valid: OUT STD_LOGIC;ast_source_error: OUT STD_LOGIC_VECTOR (1 DOWNTO 0);END aafir;ARCHITECTURE SYN OF aafir ISCOMPONENT aafir_astPORT (clk: IN STD_LOGIC;reset_n: IN STD_LOGIC;ast_sink_data: IN STD_LOGIC_VECTOR (9 DOWNTO 0);ast_sink_valid: IN S

34、TD_LOGIC;ast_source_ready: IN STD_LOGIC;ast_sink_error: IN STD_LOGIC_VECTOR (1 DOWNTO 0);ast_source_data: OUT STD_LOGIC_VECTOR (20 DOWNTO 0);ast_sink_ready: OUT STD_LOGIC;ast_source_valid: OUT STD_LOGIC;ast_source_error: OUT STD_LOGIC_VECTOR (1 DOWNTO 0);END COMPONENT;BEGINaafir_ast_inst : aafir_ast

35、PORT MAP (clk => clk,reset_n => reset_n,ast_sink_data => ast_sink_data,ast_source_data => ast_source_data,ast_sink_valid => ast_sink_valid,ast_sink_ready => ast_sink_ready,ast_source_valid => ast_source_valid,ast_source_ready => ast_source_ready,ast_sink_error => ast_sink_

36、error,ast_source_error => ast_source_error);END SYN;2.A/D、D/A時(shí)鐘程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity clock isport(inclk:in std_logic;outclk:out std_logic);end;architecture one of clock issignal cnt:std_logic_vector(8 downto 0);constant m:integer:=499;si

37、gnal clk:std_logic;beginprocess(inclk)beginif inclk'event and inclk='1' thenif cnt=m thencnt<=(others=>'0');clk<=not clk;elsecnt<=cnt+1;end if;end if;end process;outclk<=clk;end;3.FIR濾波器設(shè)計(jì)程序library ieee;use ieee.std_logic_1164.all;use ieee.numeric_std.all;use std.t

38、extio.all;entity tb_aafir is constant FIR_INPUT_FILE_c : string := "aafir_input.txt" constant FIR_OUTPUT_FILE_c : string := "aafir_output.txt" constant NUM_OF_CHANNELS_c : natural := 1; constant DATA_WIDTH_c : natural := 10; constant CHANNEL_OUT_WIDTH_c : natural := 0; constant O

39、UT_WIDTH_c : natural := 21; constant COEF_SET_ADDRESS_WIDTH_c : natural := 0; constant COEF_RELOAD_BIT_WIDTH_c : natural := 11;end entity tb_aafir;-architecture rtl of tb_aafir is signal ast_sink_data : std_logic_vector (DATA_WIDTH_c-1 downto 0) := (others => '0'); signal ast_source_data

40、: std_logic_vector (OUT_WIDTH_c-1 downto 0); signal ast_sink_error : std_logic_vector (1 downto 0) := (others => '0'); signal ast_source_error : std_logic_vector (1 downto 0); signal ast_sink_valid : std_logic := '0' signal ast_source_valid : std_logic; signal ast_source_ready : s

41、td_logic := '0' signal clk : std_logic := '0' signal reset_testbench : std_logic := '0' signal reset_design : std_logic; signal eof : std_logic; signal ast_sink_ready : std_logic; signal start : std_logic; signal cnt : natural range 0 to NUM_OF_CHANNELS_c; constant tclk : tim

42、e := 10 ns; constant time_lapse_max : time := 60 us; signal time_lapse : time;begin DUT : entity work.aafir port map ( clk => clk, reset_n => reset_design, ast_sink_ready => ast_sink_ready, ast_sink_data => ast_sink_data, ast_source_data => ast_source_data, ast_sink_valid => ast_si

43、nk_valid, ast_source_valid => ast_source_valid, ast_source_ready => ast_source_ready, ast_sink_error => ast_sink_error, ast_source_error => ast_source_error); ast_source_ready <= '1' ast_sink_error <= (others => '0'); start_p : process (clk, reset_testbench) begi

44、n if reset_testbench = '0' then start <= '1' elsif rising_edge(clk) then if ast_sink_valid = '1' and ast_sink_ready = '1' then start <= '0' end if; end if; end process start_p;-Read input data from file- source_model : process(clk) is file in_file : text

45、 open read_mode is FIR_INPUT_FILE_c; variable data_in : integer; variable indata : line; begin if rising_edge(clk) then if(reset_testbench = '0') then ast_sink_data <= std_logic_vector(to_signed(0, DATA_WIDTH_c) after tclk/4; ast_sink_valid <= '0' after tclk/4; eof <= '0

46、' else if not endfile(in_file) and (eof = '0') then eof <= '0' if(ast_sink_valid = '1' and ast_sink_ready = '1') or (start = '1'and not (ast_sink_valid = '1' and ast_sink_ready = '0') then readline(in_file, indata); read(indata, data_in)

47、; ast_sink_valid <= '1' after tclk/4; ast_sink_data <= std_logic_vector(to_signed(data_in, DATA_WIDTH_c) after tclk/4; else ast_sink_valid <= '1' after tclk/4; ast_sink_data <= ast_sink_data after tclk/4; end if; else eof <= '1' ast_sink_valid <= '0'

48、 after tclk/4; ast_sink_data <= std_logic_vector(to_signed(0, DATA_WIDTH_c) after tclk/4; end if; end if; end if; end process source_model;-Write FIR output to file- sink_model : process(clk) is file ro_file : text open write_mode is FIR_OUTPUT_FILE_c; variable rdata : line; variable data_r : int

49、eger; begin if rising_edge(clk) then if(ast_source_valid = '1' and ast_source_ready = '1') then data_r := to_integer(signed(ast_source_data); write(rdata, data_r); writeline(ro_file, rdata); end if; end if; end process sink_model;-clock generator- clkgen : process begin - process clkgen if eof = '1' then clk <= '0' assert FALSE report "NOTE: Stimuli ended" severity note; wait; elsif time_lapse >= time_lapse_max then clk <