基于FPGA的內(nèi)存控制器的設(shè)計(jì)與應(yīng)用_圖文

1、太原理工大學(xué)碩士學(xué)位論文基于FPGA的內(nèi)存控制器的設(shè)計(jì)與應(yīng)用姓名：趙冠楠申請(qǐng)學(xué)位級(jí)別：碩士專(zhuān)業(yè)：指導(dǎo)教師：梁鳳梅20100401基于FPGA 的內(nèi)存控制器的設(shè)計(jì)與應(yīng)用摘 要目前，SDR SDRAM、DDR SDRAM、DDR2 SDRAM憑借其價(jià)格低廉、容量大、速度快等優(yōu)點(diǎn)，仍然占據(jù)著高速存儲(chǔ)設(shè)備的主要市場(chǎng)，廣泛的應(yīng)用到消費(fèi)類(lèi)電子產(chǎn)品、通信類(lèi)產(chǎn)品和大量嵌入式系統(tǒng)的設(shè)計(jì)開(kāi)發(fā)中。因此能夠設(shè)計(jì)一款對(duì)SDR SDRAM、DDR SDRAM和DDR2 SDRAM都適合的內(nèi)存控制器，為各類(lèi)不同系統(tǒng)中的設(shè)計(jì)開(kāi)發(fā)與應(yīng)用提供了很大的便利，這樣一款內(nèi)存控制器將會(huì)具有良好的應(yīng)用前景。論文在詳細(xì)研究了JEDEC 組織

2、制定的SDR SDRAM、DDR SDRAM和DDR2 SDRAM內(nèi)存的技術(shù)規(guī)范文檔基礎(chǔ)上，通過(guò)分析這三種內(nèi)存芯片的內(nèi)部功能模塊、控制操作命令及工作流程，總結(jié)出一套適合這三種內(nèi)存芯片的內(nèi)存控制器架構(gòu)，然后采用了自頂向下（TOP-DOWN ）的設(shè)計(jì)方法，使用VHDL 語(yǔ)言完成了各功能模塊的RTL 級(jí)的邏輯描述，通過(guò)綜合仿真對(duì)設(shè)計(jì)進(jìn)行了功能驗(yàn)證。最后通過(guò)Xilinx 的Spartan3 FPGA完成了SDR SDRAM、DDR SDRAM、DDR2 SDRAM內(nèi)存控制器的硬件驗(yàn)證及其在CMOS 圖像采集系統(tǒng)上的應(yīng)用研究。論文研究重點(diǎn)包括以下幾個(gè)方面：(一 對(duì)適用于SDR SDRAM、DDR SDR

3、AM和DDR2 SDRAM的結(jié)構(gòu)、接口和時(shí)序進(jìn)行了深入研究與分析，總結(jié)出內(nèi)存控制器設(shè)計(jì)中的關(guān)鍵技術(shù)特性。(二 各內(nèi)存控制器的結(jié)構(gòu)劃分：由時(shí)鐘產(chǎn)生模塊、控制命令模塊、指令譯碼模塊和數(shù)據(jù)通道模塊組成，對(duì)各模塊的結(jié)構(gòu)及實(shí)現(xiàn)方法進(jìn)行了分析和設(shè)計(jì)。(三 采用自頂向下（TOP-DOWN ）的設(shè)計(jì)方法，使用VHDL 語(yǔ)言完成了各功能模塊的RTL 級(jí)設(shè)計(jì)。(四 使用Modelsim 軟件進(jìn)行功能仿真和Synplify Pro軟件進(jìn)行邏輯綜合優(yōu)化。(五 構(gòu)建了基于Xilinx 的Spartan3 FPGA的各內(nèi)存控制器的硬件仿真平臺(tái)，完成了對(duì)內(nèi)存控制器的仿真驗(yàn)證。(六 完成了內(nèi)存控制器在CMOS 圖像采集系統(tǒng)的

4、應(yīng)用研究。本論文完整論述了適合于SDR/DDR/DDR2 SDRAM內(nèi)存的內(nèi)存控制器的設(shè)計(jì)原理和具體實(shí)現(xiàn)。本文設(shè)計(jì)的控制器既實(shí)現(xiàn)了控制端口操作簡(jiǎn)單，又能滿(mǎn)足對(duì)三種不同內(nèi)存（SDR SDRAM、DDR SDRAM和DDR2 SDRAM）的控制，具有適用性廣、實(shí)用性強(qiáng)的特點(diǎn)。從在CMOS 圖像采集系統(tǒng)中的應(yīng)用中的結(jié)果來(lái)看，本內(nèi)存控制器在結(jié)構(gòu)和軟硬件設(shè)計(jì)方面均滿(mǎn)足了工程實(shí)際要求。關(guān)鍵詞：SDR SDRAM，DDR SDRAM，DDR2 SDRAM，控制器，F(xiàn)PGADESIGN AND APPLICATION OF MEMORY CONTROLLERBASED ON FPGAABSTRACTCurre

5、ntly, SDR SDRAM, DDR SDRAM and DDR2 SDRAM still occupy the main market of high-speed storage devices, and they have been widely used in consumer electronic products,communication products and embedded systems due to great advantages,such as inexpensive price, big capacity and high speed.Therefore if

6、 a memory controller suitable to SDR SDRAM, DDR SDRAM and DDR2 SDRAM is made to greatly facilitate design application development and application in different systems, it will have great utility.Based on the study of technical document about SDR SDRAM、DDR SDRA and DDR2 SDRAM formulated by JEDEC, thi

7、s paper concluded a set of infrastructure for the three memory controllers above by analyzing their internal modules, operation commands and workflow. Through the TOP-DOWN design method, it also realized logical descriptions for each function module in VHDL, and verified each function by synthetic s

8、imulation. Then by using Xilinxs Spartan3 FPGA, hardware verification for SDR SDRAM，DDR SDRAM and DDR2 SDRAM as well as application research in an CMOS image capture system is achieved.The key points in this paper contain several aspects as follows:1. The crucial technologies of the memory controlle

9、rs such as Structure，Interface andTiming are explored,and research on the Key technical features inside SDR, DDR and DDR2 controller。2. The structure of the general-purpose memory controller divided in terms of clock generation module, control module, command module, instruction decoding module and

10、data path module, as well as the analysis and design for the structure and implementation of each module.3. Using a TOP-DOWN design method and the RTL design accomplishment for each module in VHDL.4. The function simulation by Modelsim as well as the synthesized and logical optimization under Synpli

11、fy Pro.5. The structure of a hardware simulation platform for each memory controller based on Spartan-3 FPGA of Xilinx corporation and the accomplishment of simulation verification for memory controllers.6. The accomplishment of application research on memory controller in an CMOS image capture syst

12、em.This thesis fully discussed the design principle and implementation of memory controllers suitable to SDR SDRAM、DDR SDRAM and DDR2 SDRAM .Memory Controllers in this paper not only easy to operate, but also favor memory control mainly referring to SDR SDRAM,DDR SDRAM and DDR2 SDRAM control with th

13、e characteristics of applicability andpracticability. In view of the result from an image acquisition system, the structure of this memory controller as well as its design can both fulfill the practical engineering requirement.KEY WORDS: SDR SDRAM, DDR SDRAM, DDR2 SDRAM, controller,FPGA第一章 緒 論本章介紹了課

14、題的研究背景、研究?jī)?nèi)容、研究意義及論文的主要結(jié)構(gòu)。介紹了DRAM 內(nèi)存的發(fā)展，SDR/DDR/DDR2 SDRAM的技術(shù)特點(diǎn)及其內(nèi)存控制器的發(fā)展。并闡述了所設(shè)計(jì)的內(nèi)存控制器的技術(shù)特點(diǎn)及主要研究工作。1.1 課題研究背景近年來(lái)隨著數(shù)字化系統(tǒng)中處理器的性能成倍提高、數(shù)據(jù)通道帶寬和存儲(chǔ)數(shù)據(jù)量的不斷增加，使得內(nèi)部?jī)?chǔ)存器成為決定整個(gè)系統(tǒng)性能的關(guān)鍵因素之一。相對(duì)于硬盤(pán)、軟盤(pán)、磁帶等磁性存儲(chǔ)器，CD/VCD/DVD等光學(xué)存儲(chǔ)器和MD 磁光存儲(chǔ)器而言，半導(dǎo)體存儲(chǔ)器以其速度快、體積小、容量大、耐用性、高性?xún)r(jià)比等優(yōu)點(diǎn)已成為包括計(jì)算機(jī)在內(nèi)的各類(lèi)電子產(chǎn)品中存儲(chǔ)器的主流1。半導(dǎo)體存儲(chǔ)器芯片按存取方式可分為隨機(jī)存取存儲(chǔ)器

15、芯片（RAM ）和只讀存儲(chǔ)器芯片（ROM ）。按照存儲(chǔ)信息的不同，隨機(jī)存儲(chǔ)器又分為靜態(tài)隨機(jī)存儲(chǔ)器（Static RAM，SRAM ）和動(dòng)態(tài)隨機(jī)存儲(chǔ)器（Dynamic RAM，DRAM ）。SRAM 是目前讀寫(xiě)最快的存儲(chǔ)設(shè)備，但是它由于造價(jià)昂貴只在要求很苛刻的地方使用，比如CPU 的一級(jí)Cache ，二級(jí)Cache 中。DRAM 由于容量大、價(jià)格便宜、速度快，常常作為系統(tǒng)內(nèi)存來(lái)用。根據(jù)組成元件的不同，RAM 可以分為許多類(lèi)型，SDRAM （Synchronous Dynamic RAM，同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器）就是其中的一種。這里的“同步”是指SDRAM 工作時(shí)需要依靠同步時(shí)鐘來(lái)協(xié)調(diào)，內(nèi)部命令的發(fā)送

16、和數(shù)據(jù)的傳輸都以同步時(shí)鐘為基準(zhǔn)；“動(dòng)態(tài)”是指存儲(chǔ)陣列需要不斷的刷新來(lái)保證數(shù)據(jù)不丟失；“隨機(jī)”是指數(shù)據(jù)不是線(xiàn)性依次存儲(chǔ)，而是通過(guò)地址對(duì)指定單元進(jìn)行數(shù)據(jù)的讀寫(xiě)。SDRAM 具有價(jià)格低廉、密度高、數(shù)據(jù)讀寫(xiě)速度快的優(yōu)點(diǎn)，從而成為使用最廣泛的高速、高容量存儲(chǔ)器。SDRAM 的發(fā)展經(jīng)歷了SDR SDRAM、DDR SDRAM、DDR2 SDRAM和DDR3 SDRAM 1四個(gè)階段。SDR SDRAM采用單端（Single-Ended ）時(shí)鐘信號(hào)，在每一個(gè)時(shí)鐘周期對(duì)數(shù)據(jù)進(jìn)行采樣，工作速度與系統(tǒng)時(shí)鐘同步。DDR SDRAM、DDR2 SDRAM、DDR3SDRAM 是在SDR SDRAM的基礎(chǔ)上不斷改進(jìn)而來(lái)的

17、。它們最大的特點(diǎn)就是使用一對(duì)差分時(shí)鐘信號(hào)CLK 和CLK#，在CLK 的上升沿和下降沿觸發(fā)傳輸數(shù)據(jù)，CLK#只負(fù)責(zé)對(duì)CLK 進(jìn)行校準(zhǔn)。這樣，在相同的系統(tǒng)時(shí)鐘下，它們的數(shù)據(jù)傳輸率就比SDR 的數(shù)據(jù)傳輸率擴(kuò)大一倍。SDR SDRAM與系統(tǒng)時(shí)鐘同步，讀寫(xiě)速度超過(guò)了100MHz ，存儲(chǔ)時(shí)間達(dá)到5.8ns ，支持高速總線(xiàn)時(shí)鐘頻率，在大容量數(shù)據(jù)存儲(chǔ)中得到了廣泛的應(yīng)用。SDRAM 的同步接口和存儲(chǔ)陣列全部為Pipeline 的內(nèi)部結(jié)構(gòu)，使它具有非常高的數(shù)據(jù)傳輸率。SDRAM 采用了多體（bank ）存儲(chǔ)器結(jié)構(gòu)和突發(fā)模式，能傳輸一整塊而不是一段數(shù)據(jù)。每一個(gè)bank 通過(guò)行列來(lái)尋址。bank 的數(shù)量以及行列地址

18、的位數(shù)主要取決于存儲(chǔ)器的容量。與Pentium 芯片采用66MHz 、100MHz 和133MHz 系統(tǒng)外頻相對(duì)應(yīng)，SDRAM 有PC66、PC100、PC133、PC150、PC166等幾種規(guī)格。DDR SDRAM（Dual Date Rate SDRAM）即雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器。相對(duì)于SDRAM 在一個(gè)時(shí)鐘周期內(nèi)只在時(shí)鐘的上升期傳輸一次數(shù)據(jù)，DDR 內(nèi)存則是一個(gè)時(shí)鐘周期內(nèi)傳輸兩次次數(shù)據(jù)，它能夠在時(shí)鐘的上升期和下降期各傳輸一次數(shù)據(jù)，因此稱(chēng)為雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器。DDR 內(nèi)存可以在與SDRAM 相同的總線(xiàn)頻率下達(dá)到更高的數(shù)據(jù)傳輸率。與SDRAM 相比，DDR 運(yùn)用了更先進(jìn)的同步電路

19、，使指定地址、數(shù)據(jù)的輸送和輸出主要步驟既獨(dú)立執(zhí)行，又保持與處理器時(shí)鐘的完全同步。DDR 使用了DLL （Delay Locked Loop ，延時(shí)鎖定回路提供數(shù)據(jù)濾波信號(hào)）技術(shù)，當(dāng)數(shù)據(jù)有效時(shí)，存儲(chǔ)控制器可使用這個(gè)數(shù)據(jù)濾波信號(hào)來(lái)精確定位數(shù)據(jù)，每16次輸出一次，并重新同步來(lái)自不同存儲(chǔ)器模塊的數(shù)據(jù)。DDL 本質(zhì)上不需要提高時(shí)鐘頻率就能加倍提高DDR 的速度，它允許在時(shí)鐘脈沖的上升沿和下降沿讀出數(shù)據(jù)，因而其速度是標(biāo)準(zhǔn)SDR SDRAM的兩倍。另外DDR 還采用了2位預(yù)?。?-bit prefetch），也就是2：1的數(shù)據(jù)預(yù)取，2bit 預(yù)取架構(gòu)允許內(nèi)部的隊(duì)列（column ）工作頻率僅僅為外部數(shù)據(jù)傳輸

20、頻率的一半。在SDRAM 中數(shù)據(jù)傳輸率完全參考時(shí)鐘信號(hào)，因此數(shù)據(jù)傳輸率和時(shí)鐘頻率一樣。DDR 內(nèi)存是在SDRAM 內(nèi)存基礎(chǔ)上發(fā)展而來(lái)的，仍然沿用SDRAM 生產(chǎn)體系，因此對(duì)于內(nèi)存廠商而言，只需對(duì)制造普通SDRAM 的設(shè)備稍加改進(jìn)，即可實(shí)現(xiàn)DDR 內(nèi)存的生產(chǎn)，可有效的降低成本。DDR2 SDRAM其基本結(jié)構(gòu)和DDR SDRAM類(lèi)似，而DDR2內(nèi)存的1.8V 工作電壓使得它可以比DDR SDRAM的功耗整整低50。由于DDR2采用了4位預(yù)讀取的設(shè)計(jì)，在同一核心頻率，DDR2的實(shí)際工作頻率是DDR 的兩倍。另外DDR2融入CAS 、OCD 、ODT 等新性能指標(biāo)和中斷指令提升了內(nèi)存帶寬的整體利用率。

21、例如利用DDR2的ODT （On Die Termination ，內(nèi)建終結(jié)電阻）信號(hào)終端器來(lái)簡(jiǎn)化DQS （數(shù)據(jù)選通）總線(xiàn)設(shè)計(jì)。在DDR2 SDRAM 中，終端寄存器就實(shí)現(xiàn)在該DDR2芯片之中，內(nèi)存控制器可以為每個(gè)信號(hào)設(shè)定終端寄存器的開(kāi)或關(guān)，這些信號(hào)包括數(shù)據(jù)信號(hào)、數(shù)據(jù)選通信號(hào)和寫(xiě)數(shù)據(jù)屏蔽信號(hào)。利用ODT 能降低多重反射，提高信號(hào)完整性并增加時(shí)序余量。一般情況下，工作頻率越高，信號(hào)反射的現(xiàn)象就越嚴(yán)重，終結(jié)寄存器就是用來(lái)解決這個(gè)問(wèn)題的，它可以有效的吸收末端信號(hào)，防止數(shù)據(jù)的反射。DDR2內(nèi)存直接將終結(jié)器整合在內(nèi)存芯片中，以?xún)?nèi)部邏輯的形態(tài)存在。如果多條內(nèi)存模組一起工作，系統(tǒng)可以自動(dòng)控制每一條內(nèi)存模組中

22、ODT 功能的開(kāi)啟或關(guān)閉，這樣我們就不必?fù)?dān)憂(yōu)信號(hào)會(huì)在第一條模組中就被終結(jié)掉，而在后續(xù)模組中無(wú)法生效的問(wèn)題。同時(shí)DDR2 SDRAM還引入了命令的無(wú)縫突發(fā)，并采用FBGA （球柵陣列）封裝形式降低功耗。無(wú)縫突發(fā)使得寫(xiě)命令能夠被插到激活命令后面的一個(gè)時(shí)鐘周期，提高了內(nèi)存的利用率。因此DDR2內(nèi)存具有更高的速度，更高的帶寬，同時(shí)功耗得以降低，散熱性較好。關(guān)于SDRAM 架構(gòu)的演進(jìn)如表1-1所示。內(nèi)存是影響處理器性能的重要因素，它的數(shù)據(jù)傳輸率的提升對(duì)提高處理器性能有積極作用。由于內(nèi)存不能直接識(shí)別處理器的訪(fǎng)存請(qǐng)求，內(nèi)存控制器負(fù)責(zé)完成處理器對(duì)內(nèi)存的控制操作。內(nèi)存控制器是按照一定的時(shí)序規(guī)則對(duì)存儲(chǔ)器的訪(fǎng)問(wèn)進(jìn)行

23、必要控制的設(shè)備，包括地址信號(hào)、數(shù)據(jù)信號(hào)以及各種命令信號(hào)的控制，使處理器能夠根據(jù)自己的要求使用存儲(chǔ)器里的存儲(chǔ)資源。內(nèi)存控制器決定了計(jì)算機(jī)系統(tǒng)所能使用的最大內(nèi)存容量、存儲(chǔ)體數(shù)目、內(nèi)存類(lèi)型和速度、內(nèi)存顆粒的數(shù)據(jù)深度和數(shù)據(jù)寬度等重要參數(shù)。也就是說(shuō)，內(nèi)存控制器決定了計(jì)算機(jī)系統(tǒng)的主存訪(fǎng)問(wèn)的性能，從而也對(duì)計(jì)算機(jī)體統(tǒng)的整體性能產(chǎn)生較大影響。從最初電子元件工業(yè)聯(lián)合會(huì)JEDEC （Joint Electron Device Engineering Council）和Intel 聯(lián)合開(kāi)發(fā)SDR SDRAM的內(nèi)存技術(shù)規(guī)范標(biāo)準(zhǔn)PC1002，接著JEDEC 組織在2005年開(kāi)發(fā)了DDR SDRAM內(nèi)存技術(shù)規(guī)范標(biāo)準(zhǔn)JESD

24、79E 3，2006年JEDEC 組織開(kāi)發(fā)了DDR SDRAM內(nèi)存技術(shù)規(guī)范標(biāo)準(zhǔn)JESD79-2C 4。表1-1 SDRAM架構(gòu)的演進(jìn) 自JEDEC 制定了SDRAM 內(nèi)存與SDRAM 內(nèi)存部件的規(guī)范，并且為內(nèi)存部件生產(chǎn)商們提供了內(nèi)存的設(shè)計(jì)參考書(shū)，SDR/DDR/DDR2 SDRAM便迅速占領(lǐng)了存儲(chǔ)器市場(chǎng)的主流地位，相應(yīng)的各種內(nèi)存控制器方案也越來(lái)越多的被應(yīng)用在不同的應(yīng)用領(lǐng)域。在計(jì)算機(jī)領(lǐng)域，INTEL 的Core 、Pentium 、Celeron 系列處理器都將內(nèi)存控制器集成在主板上北橋芯片內(nèi)部的MCH （Memory Controller Hub）存儲(chǔ)器控制中心，處理器通過(guò)前端總線(xiàn)和北橋芯片來(lái)

25、讀、寫(xiě)物理存儲(chǔ)器中的數(shù)據(jù)。在Nehalem 架構(gòu)處理器上，INTEL 公司將整合內(nèi)存控制器集成在處理器中，基于Nehalem 架構(gòu)的Core i7處理器整合了最高支持DDR3的內(nèi)存控制器。而早在AMD K8系列CPU 中，內(nèi)存控制器就被整合在CPU 內(nèi)部，處理器和內(nèi)存的數(shù)據(jù)經(jīng)過(guò)內(nèi)存控制器的傳輸轉(zhuǎn)發(fā)的數(shù)據(jù)傳輸效率更高，比內(nèi)存控制器集成在北橋芯片中具有更低的數(shù)據(jù)延遲。AMD Optero處理器內(nèi)核實(shí)際上集成了單通道128bits 的DDR 內(nèi)存控制單元，Athlon 64處理器內(nèi)核集成了單通道64bits 的DDR 內(nèi)存控制單元。目前流行的DDR SDRAM和DDR2 SDRAM，正在不斷發(fā)展的D

26、DR3 SDRAM ，還有QDR 、RAMBUS 存儲(chǔ)器等等，與它們對(duì)應(yīng)就有各自匹配的內(nèi)存控制器。隨著對(duì)存儲(chǔ)性能要求的不斷提高，存儲(chǔ)器的容量越來(lái)越大、速度越來(lái)越快，新的存儲(chǔ)器訪(fǎng)問(wèn)技術(shù)也應(yīng)運(yùn)而生，內(nèi)存控制器也在不斷的改進(jìn)與發(fā)展。1.2 課題研究工作本課題主要研究SDR SDRAM、DDR SDRAM和DDR2 SDRAM內(nèi)存控制器的設(shè)計(jì)實(shí)現(xiàn)。具體工作如下：1. 通過(guò)認(rèn)真研讀JEDEC 組織的SDR/DDR/DDR2內(nèi)存芯片的技術(shù)規(guī)范文檔，熟悉了各內(nèi)存的內(nèi)部結(jié)構(gòu)、技術(shù)原理及其相關(guān)的工作時(shí)序。對(duì)比在設(shè)計(jì)中使用的三款內(nèi)存芯片HY57V281620HCT 、HY5DU56822AT 和HY5PS1282

27、3（L ）F 的數(shù)據(jù)手冊(cè)，總結(jié)出SDR/DDR/DDR2中比較重要的幾個(gè)參數(shù)的含義及其作用，為設(shè)計(jì)內(nèi)存控制器做出了準(zhǔn)備工作。2. 總結(jié)了內(nèi)存控制器設(shè)計(jì)中的關(guān)鍵技術(shù)，提出了一種適合SDR/DDR/DDR2的內(nèi)存控制器的設(shè)計(jì)方案，才用了自頂向下的設(shè)計(jì)方法對(duì)設(shè)計(jì)方案進(jìn)行功能劃分，并使用VHDL 語(yǔ)言實(shí)現(xiàn)了內(nèi)存控制器各模塊的RTL 級(jí)的設(shè)計(jì)。3. 對(duì)設(shè)計(jì)的內(nèi)存控制器進(jìn)行了功能仿真，在完成了內(nèi)存控制器的驗(yàn)證基礎(chǔ)上，在實(shí)際的電路板上進(jìn)行內(nèi)存控制器的驗(yàn)證與調(diào)試，總結(jié)出PCB 設(shè)計(jì)中布線(xiàn)及內(nèi)存控制器調(diào)試中的需要注意的關(guān)鍵問(wèn)題。4. 把SDR SDRAM和DDR/DDR2 SDRAM內(nèi)存控制器應(yīng)用到了CMOS

28、圖像采集系統(tǒng)中。目前已經(jīng)完成SDR SDRAM和DDR SDRAM的應(yīng)用研究工作，已開(kāi)始著手準(zhǔn)備DDR2 SDRAM內(nèi)存控制器的應(yīng)用研究。1.3 論文結(jié)構(gòu)論文的結(jié)構(gòu)安排：第一章 緒論。 綜合介紹了本論文的研究背景、意義及研究工作，介紹SDRAM 及其控制器的發(fā)展歷程。第二章 內(nèi)存控制器設(shè)計(jì)的關(guān)鍵技術(shù)。 深入研究了SDR SDRAM和DDR/DDR2 SDRAM 存儲(chǔ)器的結(jié)構(gòu)、工作原理及設(shè)計(jì)中的關(guān)鍵技術(shù)，通過(guò)分析SDR SDRAM和DDR/DDR2 SDRAM芯片的內(nèi)部結(jié)構(gòu)、工作過(guò)程各操作信號(hào)的時(shí)序關(guān)系，提出了內(nèi)存控制器設(shè)計(jì)的功能模塊。第三章 內(nèi)存控制器的設(shè)計(jì)與實(shí)現(xiàn)。 詳細(xì)論述了各內(nèi)存控制器模塊

29、劃分，根據(jù)提出的設(shè)計(jì)層次結(jié)構(gòu)，用VHDL 硬件描述語(yǔ)言實(shí)現(xiàn)了各部分的設(shè)計(jì)。第四章 內(nèi)存控制器設(shè)計(jì)的仿真及調(diào)試。 完成了所設(shè)計(jì)的各內(nèi)存控制器的仿真驗(yàn)證過(guò)程，并對(duì)仿真結(jié)果進(jìn)行了分析。然后用Synplify Pro進(jìn)行了邏輯優(yōu)化，分析了PCB 板上布局布線(xiàn)和調(diào)試的關(guān)鍵問(wèn)題。第五章 內(nèi)存控制器在CMOS 圖像采集系統(tǒng)中的應(yīng)用。 完成了內(nèi)存控制器在CMOS 圖像采集系統(tǒng)中幀率提升模塊的應(yīng)用，通過(guò)應(yīng)用對(duì)內(nèi)存控制器的設(shè)計(jì)進(jìn)行驗(yàn)證。第六章 總結(jié)與展望。 總結(jié)了設(shè)計(jì)中的不足和需要進(jìn)一步完成和改進(jìn)的地方。第二章 內(nèi)存控制器設(shè)計(jì)的關(guān)鍵技術(shù)本章介紹了SDR/DDR/DDR2 SDRAM各內(nèi)存芯片的內(nèi)部結(jié)構(gòu)及其接口信號(hào)

30、說(shuō)明，提出了一種通用的內(nèi)存控制器設(shè)計(jì)模型，在此基礎(chǔ)上構(gòu)建了內(nèi)存控制器系統(tǒng)的行為級(jí)模型。經(jīng)過(guò)對(duì)內(nèi)存控制器的設(shè)計(jì)重點(diǎn)進(jìn)行詳細(xì)分析和研究，總結(jié)出內(nèi)存控制器設(shè)計(jì)中的關(guān)鍵技術(shù)。2.1 內(nèi)存芯片的內(nèi)部結(jié)構(gòu)及其接口信號(hào)說(shuō)明SDRAM （synchronous Dynamic Random Access Memory，同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器）內(nèi)存芯片內(nèi)部是一個(gè)如同表格一樣的存儲(chǔ)陣列，如圖1-1所示。和表格的檢索原理一樣，先指定一個(gè)行（Row ），再指定一個(gè)列（Column ），就可以準(zhǔn)確地找到所需要的單元格，這就是SDRAM 的基本尋址原理5。對(duì)于內(nèi)存存儲(chǔ)器來(lái)講，這個(gè)單元格可稱(chēng)為存儲(chǔ)單元。列地址（Column ）

31、 行地址(Row圖中黑點(diǎn)表示ROW 為8，Colunm 為9的存儲(chǔ)單元圖2-1 SDRAM 存儲(chǔ)陣列示意圖Fig. 2-1 SDRAM memory array diagram圖1-1中這個(gè)表格（存儲(chǔ)陣列）就是邏輯Bank （Logical Bank，簡(jiǎn)稱(chēng)L-Bank ）。由于技術(shù)、成本等原因，在內(nèi)存芯片中不可能只做一個(gè)全容量的L-Bank 。而且重要的是，由于SDRAM 的工作原理限制，單一的L-Bank 將會(huì)造成嚴(yán)重的尋址沖突，大幅降低內(nèi)存效率。所以在SDRAM 內(nèi)部存儲(chǔ)空間被分割成了多個(gè)L-Bank 。其中SDR SDRAM是2個(gè)或者4個(gè)，DDR SDRAM都是4個(gè)，DDR2 SDRAM

32、的L-Bank 的數(shù)量則為4個(gè)或8個(gè)。內(nèi)存芯片的容量就是所有L-Bank 中的存儲(chǔ)單元的容量總和。即內(nèi)存芯片的存儲(chǔ)單元數(shù)量為：存儲(chǔ)單元數(shù)量為行數(shù)乘以列數(shù)（得到一個(gè)L-Bank 的存儲(chǔ)單元數(shù)量）再乘以L(fǎng)-Bank 的數(shù)量。在內(nèi)存的存儲(chǔ)空間中，L-Bank 中的存儲(chǔ)單元是基本的存儲(chǔ)單位. 它的容量是若干bit ，它的容量對(duì)應(yīng)芯片的位寬。而每個(gè)bit 則是存放于單獨(dú)的存儲(chǔ)體中，存儲(chǔ)體是內(nèi)存中最小的存儲(chǔ)單位。如圖2-2為SDRAM 的存儲(chǔ)原理示意圖。 圖2-2 SDRAM 存儲(chǔ)原理示意圖Fig. 2-2 SDRAM memory theory diagram從圖2-2中可以看到行選（行地址線(xiàn)）與列選（

33、列地址線(xiàn)）信號(hào)將存儲(chǔ)單元與外界的數(shù)據(jù)傳輸電路（DQ ）導(dǎo)通。圖2-2中的虛框?yàn)榇鎯?chǔ)單元的內(nèi)部結(jié)構(gòu)圖，行選和列選信號(hào)控制存儲(chǔ)電容的放電與充電從而可以進(jìn)行數(shù)據(jù)讀取與數(shù)據(jù)寫(xiě)入。圖2-2中的存儲(chǔ)電容是由一個(gè)晶體管構(gòu)成的。由于晶體管無(wú)法避免的要存在源、漏的漏電流，隨著存儲(chǔ)電荷的流失，電容將無(wú)法保持原來(lái)的電位值。這將引起存儲(chǔ)單元存儲(chǔ)內(nèi)容出錯(cuò)導(dǎo)致數(shù)據(jù)的丟失，所以需要定時(shí)將存儲(chǔ)電容的電壓值讀出來(lái)，放大電壓之后回寫(xiě)進(jìn)去，這就是其中刷新放大電路的作用。目前存儲(chǔ)單元中刷新放大器的功能被并入功耗更低的讀出放大器（Sense Amplifier，簡(jiǎn)稱(chēng)S-AMP ）。由于各內(nèi)存制造商生產(chǎn)的內(nèi)存芯片規(guī)格上有所不同，本節(jié)使用

34、JEDEC 組織的內(nèi)存芯片的技術(shù)規(guī)范文檔所定義的功能結(jié)構(gòu)2,3,4，來(lái)具體研究SDR/DDR/DDR2 SDRAM的引腳定義和內(nèi)部結(jié)構(gòu)。(一 S DR SDRAM 引腳定義和內(nèi)部結(jié)構(gòu)SDR SDRAM芯片的接口信號(hào)定義描述如表2-1所示。表2-1 SDRAM接口信號(hào) Table 2-1 Interface Signals of SDRAM名稱(chēng)CLKCKECS#、RAS#、CAS#、WEBA0,BA1A0A11DQ0DQ15UDQM,LDQMVDD/VSS/VDDQ/VSSQ 類(lèi)型 輸入 輸入 輸入 定義 時(shí)鐘輸入 時(shí)鐘使能 片選、行選、列選、寫(xiě)使能 輸入選擇 輸入 輸入輸出輸入 輸入 地址輸入

35、 數(shù)據(jù)輸入輸出 數(shù)據(jù)掩碼 電源，地下面對(duì)內(nèi)存芯片的接口信號(hào)2進(jìn)行說(shuō)明：CLK ：系統(tǒng)時(shí)鐘輸入，SDRAM 上輸入均采樣于CLK 的上升沿。CKE ：高電平時(shí)時(shí)鐘有效。低電平時(shí)時(shí)鐘無(wú)效，此時(shí)SDRSDRAM 進(jìn)人掉電、掛起或自刷新模式。CS#：芯片選擇信號(hào)，使能或關(guān)閉所有輸入（除CLK, CKE, UDQM和LDQM ），低電平使能命令解碼器，高電平禁止命令解碼器。RAS#、CAS#、WE#：當(dāng)在時(shí)鐘上升沿采樣時(shí)，三者定義SDRAM 將執(zhí)行何種操作。 BA0-BA1：當(dāng)行選命令有效時(shí)，選擇哪個(gè)Bank 激活。當(dāng)列選命令有效時(shí)，選擇哪個(gè)Bank 進(jìn)行讀/寫(xiě)。A0-A11：地址輸入信號(hào)，在 ACTI

36、VE 命令中提供行地址，在READ/WRITE命令中提供列地址。在PRECHARGE 命令中A10被采樣，當(dāng)A10邏輯電平為低時(shí)，則PRECHARGE 操作只應(yīng)用于一個(gè)Bank （BA1-BA0來(lái)選擇Bank ），高電平則應(yīng)用于所有的Bank 。其中，行地址：RA0 RA11，列地址：A0 CA8，自動(dòng)刷新標(biāo)志位：A10。DQ0-DQ15：數(shù)據(jù)輸入輸出，雙向數(shù)據(jù)總線(xiàn)。 SDR SDRAM的內(nèi)部功能模塊描述2如圖2-3所示。 圖2-3 SDR SDRAM內(nèi)部功能模塊Fig. 2-3 SDR SDRAM funcational block diagram從圖2-3中可以看到SDR SDRAM內(nèi)存的

37、內(nèi)部功能模塊主要包括有邏輯控制單元（狀態(tài)機(jī)）、自刷新控制模塊、行地址和列地址解碼器、模式寄存器、數(shù)據(jù)輸出控制單元、存儲(chǔ)陣列等模塊。模塊為邏輯控制模塊。時(shí)鐘信號(hào)與控制信號(hào)CLK 、CKE ，命令控制信號(hào)CS#、RAS#、CAS#、WE#，數(shù)據(jù)掩碼信號(hào)UDQM 和LDQM 信號(hào)和BANK 選擇信號(hào)輸入的邏輯控制單元。這個(gè)模塊為輸入信號(hào)的編碼狀態(tài)機(jī)，主要通過(guò)對(duì)CKE 、CS#、RAS#、CAS#、WE#這五個(gè)控制信號(hào)進(jìn)行編碼產(chǎn)生SDR SDRAM的內(nèi)部操作命令，來(lái)進(jìn)行對(duì)存儲(chǔ)陣列的行、列選取和產(chǎn)生自刷新命令。模塊為自刷新控制模塊。它由刷新定時(shí)器和刷新計(jì)數(shù)器組成。刷新定時(shí)器用來(lái)產(chǎn)生一個(gè)定時(shí)的刷新信號(hào)對(duì)存

38、儲(chǔ)陣列進(jìn)行自刷新操作，保證存儲(chǔ)陣列內(nèi)部數(shù)據(jù)的穩(wěn)定性。刷新計(jì)數(shù)器用來(lái)控制定時(shí)器每隔相同時(shí)間發(fā)出刷新命令，這個(gè)命令可以由SDR SDRAM內(nèi)部自動(dòng)生成，也可以由內(nèi)存控制器發(fā)送相關(guān)命令來(lái)生成。模塊是行地址和列地址解碼器。把邏輯控制模塊發(fā)送的行有效、列有效和地址寄存器發(fā)送的地址信號(hào)進(jìn)行解碼，來(lái)選取存儲(chǔ)陣列中的數(shù)據(jù)進(jìn)行操作。模塊是模式寄存器。用來(lái)在內(nèi)存芯片的初始化過(guò)程中，配置芯片的寄存器模式設(shè)置。模塊是數(shù)據(jù)輸出控制單元。用來(lái)發(fā)出控制信號(hào)來(lái)控制數(shù)據(jù)的傳輸。模塊是內(nèi)存的存儲(chǔ)整列。它是整個(gè)內(nèi)存存儲(chǔ)器的主體電路，存儲(chǔ)了SDR SDRAM需要存儲(chǔ)的所有數(shù)據(jù)。存儲(chǔ)陣列內(nèi)部包括了L-Bank 和讀出放大器（S-AMP

39、 ）。當(dāng)BANK 中存儲(chǔ)的數(shù)據(jù)通過(guò)行列選擇信號(hào)被選中之后，經(jīng)過(guò)讀出放大器讀出，并鎖存起來(lái)。由于芯片體積的原因，存儲(chǔ)單元中的電容容量很小，所以信號(hào)要經(jīng)過(guò)放大來(lái)保證其有效的識(shí)別性，這個(gè)放大/驅(qū)動(dòng)的工作由讀出放大器（S-AMP ）負(fù)責(zé)，其中一個(gè)存儲(chǔ)體對(duì)應(yīng)一個(gè)S-AMP 通道。但S-AMP 要有一個(gè)準(zhǔn)備時(shí)間才能保證信號(hào)的發(fā)送強(qiáng)度，因此從數(shù)據(jù)I/O總線(xiàn)上有數(shù)據(jù)輸出之前的一個(gè)時(shí)鐘上升沿開(kāi)始（此時(shí)數(shù)據(jù)即已傳向S-AMP ，也就是說(shuō)數(shù)據(jù)已經(jīng)被觸發(fā)），經(jīng)過(guò)一定的驅(qū)動(dòng)時(shí)間，到最終傳向數(shù)據(jù)I/O總線(xiàn)進(jìn)行輸出，這段時(shí)間稱(chēng)之為tAC （Access-Time-from-CLK ，時(shí)鐘觸發(fā)后的訪(fǎng)問(wèn)時(shí)間）。tAC 的單位是

40、ns ，對(duì)于不同的頻率有不同的明確規(guī)定，tAC 過(guò)大會(huì)導(dǎo)致訪(fǎng)問(wèn)時(shí)過(guò)長(zhǎng)而使效率降低。比如PC133的時(shí)鐘周期為7.5ns ，tAC 則是5.4ns 。需要強(qiáng)調(diào)的是，每個(gè)數(shù)據(jù)在讀取時(shí)都有tAC ，包括在連續(xù)讀取中，只是在進(jìn)行第一個(gè)數(shù)據(jù)傳輸?shù)耐瑫r(shí)就開(kāi)始了第二個(gè)數(shù)據(jù)的tAC 。(二 D DR SDRAM 引腳定義和內(nèi)部結(jié)構(gòu) DDR SDRAM內(nèi)存芯片的接口信號(hào)3說(shuō)明：對(duì)比表2-1的接口信號(hào)描述，DDR 由于使用了SSTL 接口標(biāo)準(zhǔn)和DQS 技術(shù)，只是比表2-1中的接口信號(hào)多增加了CLK#、VREF 和DQS 三個(gè)接口信號(hào)，這里只作敘述，不再以列表顯示。它們的功能描述分別為：CLK#：與原有CLK 時(shí)鐘

41、信號(hào)組成一組差分信號(hào)，由于數(shù)據(jù)是在CK 的上下沿觸發(fā)，造成傳輸周期縮短了一半。為保證傳輸周期的穩(wěn)定以確保數(shù)據(jù)的正確傳輸和CK 的上下沿間距的精確控制，引入/CLK信號(hào)起到觸發(fā)時(shí)鐘校準(zhǔn)的作用。VREF ：VREF 接口（參考電壓），VREF 接口電壓為SSTL 接口標(biāo)準(zhǔn)提供參考電壓。DQS ：DQS 接口（數(shù)據(jù)選通信號(hào)），它是雙向的數(shù)據(jù)同步信號(hào)。當(dāng)數(shù)據(jù)讀取時(shí)，數(shù)據(jù)在DQS 的穩(wěn)態(tài)（高電平或者低電平的中央位置）被鎖存；當(dāng)數(shù)據(jù)寫(xiě)入時(shí)，數(shù)據(jù)在DQS 的邊沿被觸發(fā)。DDR SDRAM的內(nèi)部功能模塊3描述如圖2-4所示。 器圖2-4 DDR SDRAM內(nèi)部功能模塊Fig. 2-4 DDR SDRAM fu

42、ncational block diagram從圖2-4中可以看到DDR SDRAM的內(nèi)部功能模塊和SDR SDRAM基本上是一樣的，這是因?yàn)镈DR SDRAM 是在SDRAM 的內(nèi)部架構(gòu)上發(fā)展而來(lái)的。除了新增的功能外，DDR SDRAM和SDRAM 的存儲(chǔ)數(shù)據(jù)模塊、選通讀取模塊和控制命令編碼解碼等基本模塊都是相同的，下面只介紹DDR SDRAM內(nèi)部結(jié)構(gòu)中新增模塊的主要功能。模塊是2位預(yù)取模塊。包括2位預(yù)取單元寫(xiě)數(shù)據(jù)寄存器和2位預(yù)取的讀通道兩部分。2位預(yù)取單元寫(xiě)數(shù)據(jù)寄存器為內(nèi)存在寫(xiě)數(shù)據(jù)的時(shí)候進(jìn)行2位預(yù)取寫(xiě)，即存儲(chǔ)陣列L-Bank 一次可以寫(xiě)入兩倍于芯片位寬的數(shù)據(jù)量，DQ 寫(xiě)入的數(shù)據(jù)先存入寄存器

43、再由寄存器寫(xiě)入L-Bank 中。2位預(yù)取的讀通道為內(nèi)存讀數(shù)據(jù)時(shí)進(jìn)行2位預(yù)取讀數(shù)據(jù)，即存儲(chǔ)陣列L-Bank 一次可以讀出兩倍于芯片位寬的數(shù)據(jù)量。這兩個(gè)部分組成的預(yù)取模塊可以使L-Bank 一次存取兩倍于芯片位寬的數(shù)據(jù)。模塊是DLL 模塊。用于產(chǎn)生延遲鎖定回路，修正內(nèi)部時(shí)鐘與外部時(shí)鐘的同步。DDR SDRAM 有兩個(gè)時(shí)鐘，外部的總線(xiàn)時(shí)鐘和內(nèi)部的工作時(shí)鐘，理論上DDR SDRAM這兩個(gè)時(shí)鐘應(yīng)該是同步的，但由于種種原因使兩者很難同步。由于DDR SDRAM的tAC 是因?yàn)閮?nèi)部時(shí)鐘與外部時(shí)鐘有偏差而引起的，它很可能造成因數(shù)據(jù)不同步而產(chǎn)生錯(cuò)誤。實(shí)際上不同步就是一種正/負(fù)延遲，如果延遲不可避免，那么若是設(shè)定

44、一個(gè)延遲值，那么內(nèi)外時(shí)鐘的上升與下降沿還是同步的。鑒于外部時(shí)鐘周期也不會(huì)完全統(tǒng)一，所以需要根據(jù)外部時(shí)鐘動(dòng)態(tài)修正內(nèi)部時(shí)鐘的延遲來(lái)實(shí)現(xiàn)與外部時(shí)鐘的同步，這就是DLL （Delay Lock Loop）所要完成的工作。模塊是數(shù)據(jù)選通信號(hào)模塊。用于接收/發(fā)送DQS 信號(hào)，DQS 在輸入緩沖和輸出緩沖中作為數(shù)據(jù)的選通信號(hào)進(jìn)行控制數(shù)據(jù)的讀寫(xiě)。(三 D DR2 SDRAM 引腳定義和內(nèi)部結(jié)構(gòu) DDR2 SDRAM內(nèi)存芯片的接口信號(hào)4說(shuō)明：DDR2比DDR 多了一個(gè)ODT 接口和可選的一組差分RDQS ，RDQS#接口。 ODT （On-Die Termination）:輸入接口，讓信號(hào)在電路的終端被吸收掉，

45、而不會(huì)在電路上形成反射進(jìn)而影響接收端的信號(hào)品質(zhì)。在DDR SDRAM應(yīng)用電路上，控制與數(shù)據(jù)信號(hào)的終結(jié)都在主板上完成，每塊DDR 主板在DIMM 槽的旁邊都會(huì)有一排終結(jié)電阻。長(zhǎng)期以來(lái)信號(hào)終結(jié)電路一直是DDR 主板設(shè)計(jì)上的一個(gè)難點(diǎn)。而ODT 的出現(xiàn)，將終結(jié)電阻移植到了芯片內(nèi)部，從而簡(jiǎn)化了DDR2主板設(shè)計(jì)。內(nèi)存芯片通過(guò)下達(dá)EMRS 命令（Extended Mode Register Set），打開(kāi)/關(guān)閉ODT, 或者是更改終結(jié)電阻的阻值。RDQS ，RDQS#：僅用于64M*8規(guī)格的DDR2 SDRAM內(nèi)存芯片的冗余數(shù)據(jù)選通，在EMR 寄存器中設(shè)置RDQS 使能還是禁止。當(dāng)使能的時(shí)候，RDQS 僅作

46、為讀數(shù)據(jù)的輸出且在寫(xiě)數(shù)據(jù)的時(shí)候被忽略。RDQS#僅在差分?jǐn)?shù)據(jù)選通模式被使能后配合RDQS 使用。DDR2 SDRAM內(nèi)存的內(nèi)部功能模塊4描述如圖2-5所示。從圖2-5中可以看DDR2和DDR 的結(jié)構(gòu)除了模塊是完全相同的。模塊的作用是由邏輯控制單元（狀態(tài)機(jī)）產(chǎn)生的ODT 控制信號(hào)對(duì)內(nèi)存的ODT 控制進(jìn)行參數(shù)設(shè)置。DLL clkOCD 控制圖2-5 DDR2內(nèi)部功能模塊Fig. 2-5 DDR2 funcational block diagram2.2 SDR SDRAM和DDR/DDR2 SDRAM的功能描述在本節(jié)中的功能描述部分主要參考了JEDEC 組織發(fā)布的關(guān)于SDR SDRAM和DDR/D

47、DR2 SDRAM的技術(shù)規(guī)范標(biāo)準(zhǔn)2,3,4，通過(guò)研究技術(shù)規(guī)范標(biāo)準(zhǔn)中的工作流程，使設(shè)計(jì)出的內(nèi)存控制器在其它規(guī)格的內(nèi)存芯片中都能夠很好的適用。SDR SDRAM和DDR/DDR2 SDRAM的上電和初始化過(guò)程都必須嚴(yán)格按照預(yù)定義的時(shí)序進(jìn)行操作，以確保芯片能進(jìn)入正常的工作狀態(tài)。SDR/DDR/DDR2 SDRAM的初始化過(guò)程不完全相同，其中SDR SDRAM初始化過(guò)程6為：1. 系統(tǒng)上電后，保持200us 等待電源和時(shí)鐘穩(wěn)定。 2. 對(duì)器件的所有Bank 發(fā)預(yù)沖命令（Precharge ALL）。 3. 發(fā)出八個(gè)自動(dòng)刷新命令（AutoRefresh ）。4. 執(zhí)行配置模式寄存器命令來(lái)設(shè)置器件的工作模

48、式。 5. 初始化過(guò)程結(jié)束，可以進(jìn)行正常讀寫(xiě)訪(fǎng)問(wèn)。DDR2和DDR 的初始化過(guò)程7,8,9大體是相同的，只需要在DDR2的初始化過(guò)程中省略配置擴(kuò)展模式寄存器（2）和（3）和OCD 阻抗的調(diào)整就可以完成DDR 的初始化7,8。具體步驟如下：1. 系統(tǒng)上電后，保持CKE 為低電平，等待電源和時(shí)鐘信號(hào)穩(wěn)定。2. 當(dāng)電源和時(shí)鐘信號(hào)穩(wěn)定至少200us ，使用NOP/Deselect操作同時(shí)拉高使能信號(hào)CKE 。3. 等待至少400us 后對(duì)所有Bank 發(fā)預(yù)沖命令（Precharge ALL），在這期間需要發(fā)布NOP/Deselect操作。4. 執(zhí)行配置擴(kuò)展模式寄存器（2）設(shè)置命令。 5. 執(zhí)行配置擴(kuò)展

49、模式寄存器（3）設(shè)置命令。6. 執(zhí)行配置擴(kuò)展模式寄存器命令使能延時(shí)鎖定環(huán)路（DLL ）。 7. 執(zhí)行配置模式寄存器命令復(fù)位延時(shí)鎖定環(huán)路。 8. 執(zhí)行對(duì)所有Bank 發(fā)預(yù)沖命令（Precharge ALL）。 9. 執(zhí)行至少兩次刷新命令（Refresh ）。SDR SDRAM和DDR/DDR2 SDRAM 在初始化過(guò)程中都要對(duì)寄存器進(jìn)行模式設(shè)置。不同點(diǎn)在于，SDR 只進(jìn)行寄存器模式設(shè)置（MR ）11。DDR 分別進(jìn)行寄存器模式設(shè)置（MR ）和擴(kuò)展寄存器模式設(shè)置（EMR ）12,13。DDR2要進(jìn)行擴(kuò)展寄存器模式設(shè)置2（EMR2）、擴(kuò)展寄存器模式設(shè)置3（EMR3）、擴(kuò)展寄存器模式設(shè)置（EMR ）和

50、寄存器模式設(shè)置（MR ）14。模式寄存器設(shè)置是通過(guò)命令中的地址位BA0和BAl 來(lái)選擇要設(shè)置的模式寄存器（MRS ）和擴(kuò)展模式寄存器（EMRS ）。寄存器模式選擇描述如表2-2所示。表2-2 寄存器模式選擇 Table 2-2 Mode Register Set寄存器模式選擇模式寄存器設(shè)置 擴(kuò)展模式寄存器1 設(shè)置 擴(kuò)展模式寄存器2設(shè)置 擴(kuò)展模式寄存器3設(shè)置寄存器模式設(shè)置（Mode Register Setting）模式寄存器中的數(shù)據(jù)用于控制SDR 和DDR/DDR2的不同操作模式，如圖2-6所示。模式寄存器的設(shè)置包括CAS 延遲（CAS Latency）、突發(fā)長(zhǎng)度（Burst Length）、

51、突發(fā)順序（Burst Type）、測(cè)試模式、DLL 復(fù)位、寫(xiě)恢復(fù)WR （Write Recovery）、電源關(guān)閉PD （Power down ）等各選項(xiàng)。模式寄存器沒(méi)有默認(rèn)值，因此必須在加電之后寫(xiě)入。當(dāng)所有存儲(chǔ)器處于預(yù)加電狀態(tài)時(shí)，通過(guò)將CS#、RAS#、CAS#、WE#、BA0、BAl 置低來(lái)發(fā)布模式寄存器設(shè)定命令，操作數(shù)通過(guò)地址腳A0A13同步送出來(lái)配置模式寄存器命令改變。模式寄存器依照功能被劃分為不同的字段，A0A2用來(lái)設(shè)定突發(fā)長(zhǎng)度是1、2、4、8還是全頁(yè)。A3定義了突發(fā)地址順序是順序式還是插入式。其中DDR 不支持全頁(yè)和1的突發(fā)長(zhǎng)度，DDR2不支持全頁(yè)、1和2的突發(fā)長(zhǎng)度。一次突發(fā)的訪(fǎng)問(wèn)順

52、序由突發(fā)長(zhǎng)度、突發(fā)類(lèi)型及起始列地址來(lái)決定。A4A6定義了CAS 延遲，其中DDR2不支持半時(shí)鐘延遲。A7設(shè)定測(cè)試模式，其中SDR 不支持測(cè)試模式，該模式為制造商做測(cè)試芯片性能使用，一般情況下不需要對(duì)此位進(jìn)行設(shè)置。A8設(shè)定DLL 復(fù)位，SDR 沒(méi)有DLL 復(fù)位功能。需要注意的是，當(dāng)DDR/DDR2 SDRAM的DLL RESET功能被使能后，20個(gè)時(shí)鐘周期后才能發(fā)布 READ命令。由于DLL 用于內(nèi)部時(shí)鐘和外部時(shí)鐘的同步，如果沒(méi)有等到同步的出現(xiàn)，會(huì)導(dǎo)致tAC 或tDQSCK 參數(shù)的沖突。A9A11定義了寫(xiě)恢復(fù)時(shí)間WR 。其中WR 的時(shí)鐘周期數(shù)WRcycles=tWR（ns ）/tCK（ns ）。

53、自動(dòng)預(yù)加電后寫(xiě)恢復(fù)時(shí)間的最小值WRmin 由tCKmax 決定，最大值WRmax 由tCKmin 決定，模式寄存器必須把WR 配置為WRcycles=tWR（ns ）/tCK（ns ）算出來(lái)的值，它的取值可以為2、3、4、5和6。A12定義了電源關(guān)閉模式，其中SDR 和DDR 不支持此模式。A13為保留位，是為未來(lái)使用保留的，設(shè)置模式寄存器時(shí)必須設(shè)為03,4,14。圖2-6 模式寄存器設(shè)置（MRS ）Fig. 2-6 Mode Register Set擴(kuò)展寄存器模式設(shè)置（EMR ）擴(kuò)展模式寄存器（EMR ）控制模式寄存器控制功能以外的功能，這些額外的功能包括DLL 使能、輸出驅(qū)動(dòng)強(qiáng)度、片內(nèi)（O

54、DT ）（Rtt ）、附加潛伏期、片外驅(qū)動(dòng)校調(diào)（OCD ）、DQS/DQS#使能、RDQS/RDQS#使能和輸出使能14。擴(kuò)展模式寄存器依照功能被劃分為不同的字段，見(jiàn)圖2-7。 圖2-7 擴(kuò)展模式寄存器設(shè)置（EMRS ）Fig. 2-7 Extended Mode Register SetA. 離線(xiàn)驅(qū)動(dòng)（OCD ）阻抗調(diào)整OCD （Off-Chip Driver）的原理是通過(guò)調(diào)整I/O接口的電壓（驅(qū)動(dòng)強(qiáng)度），來(lái)補(bǔ)償上拉與下拉電阻值，目的是讓DQS 與DQ 之間的時(shí)間偏差降至最小，進(jìn)而提高信號(hào)的完整性。由于在一般情況下電子設(shè)備對(duì)應(yīng)用環(huán)境穩(wěn)定度要求并不太高，DDR2的差分DQS 就基本可以保證同步

55、的準(zhǔn)確性，因此OCD 功能主要應(yīng)用在對(duì)環(huán)境穩(wěn)定度要求高的地方，如服務(wù)器領(lǐng)域15。OCD 阻抗調(diào)整保證DDR2 SDRAM的所有DQ 端輸出阻抗為相同的驅(qū)動(dòng)強(qiáng)度。當(dāng)寄存器處于OCD 模式時(shí)不能進(jìn)行其他操作，否則必須先退出OCD 模式4。OCD 設(shè)置流程圖如圖2-8所示。圖2-8 離線(xiàn)驅(qū)動(dòng)（OCD ）模式流程圖 Fig. 2-8 OCD impedance adjustmentblock diagramB. 內(nèi)建終結(jié)電阻（ODT ）ODT （On-Die Termination）的作用是讓信號(hào)在電路的終端被吸收掉，而不會(huì)在電路上形成反射進(jìn)而影響接收端的信號(hào)品質(zhì)，提高了信號(hào)完整性并增加了時(shí)序余量。在

56、擴(kuò)展寄存器模式設(shè)置中，可以通過(guò)A2和A6位的值來(lái)設(shè)定ODT 的終端電阻值為50歐姆、 75歐姆、150歐姆或不配置ODT 。芯片通過(guò)EMRS （Extended Mode Register Set），打開(kāi)/關(guān)閉ODT ，或者是更改終結(jié)電阻的阻值。其中，ODT 所終結(jié)的信號(hào)包括DQS 、DQ 、DM 4,16。C. Posted CAS 、AL 、WLPosted CAS：前置CAS ，是為了解決DDR 內(nèi)存中指令沖突而設(shè)計(jì)的功能。它允許CAS 信號(hào)緊隨RAS 發(fā)送，相對(duì)于以往的DDR 等于將CAS 前置了。這樣，地址線(xiàn)可以立刻空出來(lái)，便于后面的行有效命令發(fā)出，避免造成命令沖突而被迫延后的情況發(fā)

57、生。在沒(méi)有前置CAS 功能時(shí)，對(duì)其他L-Bank 的尋址操作可能會(huì)因當(dāng)前行的CAS 命令占用地址線(xiàn)而延后，并使數(shù)據(jù)I/O總線(xiàn)出現(xiàn)空閑。當(dāng)使用前置CAS 后，消除了命令沖突并使數(shù)據(jù)I/O總線(xiàn)的利用率提高。DDR2引入Posted CAS以后，真正的讀/寫(xiě)操作并沒(méi)有因此而提前，仍要保證有足夠的延遲/潛伏期，為此，DDR2引入了附加潛伏期的概念（AL ，Additive Latency）。CAS 命令被提前的周期數(shù)，與CL 一樣，單位為時(shí)鐘周期數(shù)。AL+CL被定義為讀取潛伏期（RL ，Read Latency）。此外，DDR2還對(duì)寫(xiě)入潛伏期（WL ，Write Latency ）制定了標(biāo)準(zhǔn)，WL 是

58、指從寫(xiě)入命令發(fā)出到第一筆數(shù)據(jù)被寫(xiě)入的潛伏期。按規(guī)定，WL=RL-1，即AL+CL-14,16。另外，EMRS 的操作中還包括了打開(kāi)/關(guān)閉DDR2 SDRAM控制管腳各個(gè)DQ 、DQS 和DM （數(shù)據(jù)屏蔽）端，其特點(diǎn)是允許內(nèi)存控制器能夠獨(dú)立的打開(kāi)/關(guān)閉終結(jié)電阻，提高了信號(hào)的完整性。擴(kuò)展寄存器模式設(shè)置2（EMR2）擴(kuò)展模式寄存器2（EMR2）定義了與刷新有關(guān)的參數(shù)。擴(kuò)展模式寄存器2沒(méi)有默認(rèn)值，所以必須在上電之后寫(xiě)入。擴(kuò)展模式寄存器2依照功能被劃分為不同的字段，如圖2-9所示。擴(kuò)展模式寄存器2中A0A2定義了局部自刷新（Partial Array Self Refresh）的相關(guān)參數(shù)。通過(guò)設(shè)置局部自刷新的參數(shù)，DDR2內(nèi)存芯片可以選擇只刷新部分邏輯Bank ，而不是全部刷新，從而最大限度的減少因自刷新產(chǎn)生的電力消耗。如果在配置擴(kuò)展模式寄存器2時(shí)，A0A2沒(méi)有被設(shè)置參數(shù)，那么寄存器會(huì)自動(dòng)把A0A2設(shè)置為000。A3數(shù)據(jù)位定義了DCC （Duty-Cycle c