VerilogHDL流水燈設(shè)計(jì)

1、題目:大規(guī)模數(shù)字邏輯業(yè)電子信息科學(xué)與技術(shù)學(xué)生姓名設(shè)計(jì)時(shí)間教師評(píng)分2013年12月10日一、概述 0二、設(shè)計(jì)目的 0三、設(shè)計(jì)內(nèi)容 0四、設(shè)計(jì)原理圖 0五、引腳分配情況 1六、源程序代碼 1VerilogHDL 程序： 1分頻器部分： 4七、心得體會(huì) 5八、參考文獻(xiàn) 5流水燈是一審按一定的規(guī)律像流水一樣連續(xù)閃亮， 流水燈控制是可編程控制 器的一個(gè)應(yīng)用，其控制思想在工業(yè)控制技術(shù)領(lǐng)域也同樣適用。 流水燈控制可用多 種方法實(shí)現(xiàn)，但對(duì)現(xiàn)代可編程控制器而言，基于 EDA技術(shù)的流水燈設(shè)計(jì)也是很 普遍的。二、設(shè)計(jì)目的1、熟悉利用Quartus II開(kāi)發(fā)數(shù)字電路的基本流程和 Quartus II軟件的相關(guān) 操作。

2、2、掌握基本的設(shè)計(jì)思路，軟件環(huán)境參數(shù)配置，仿真，管腳分配，利用JTAG/AS 進(jìn)行下載等基本操作。3、了解VerilogHDL語(yǔ)言設(shè)計(jì)或原理圖設(shè)計(jì)方法。4、通過(guò)本此設(shè)計(jì)，了解流水燈的工作原理，掌握其邏輯功能及設(shè)計(jì)方法。三、設(shè)計(jì)內(nèi)容1、用VerilogHDL語(yǔ)言設(shè)計(jì)一個(gè)流水燈，輸入 0的時(shí)候ledled7, 1Hz正向 流水3次，然后全亮；然后 2Hz逆向流水5次全亮；循環(huán)。輸入 1的時(shí)候 led0led7,0.5Hz奇數(shù)流水2次，全亮，1Hz偶數(shù)流水4次，全亮，然后循環(huán)。2、用QuartusII軟件進(jìn)行編譯，仿真，下載到實(shí)驗(yàn)平臺(tái)進(jìn)行驗(yàn)證。四、設(shè)計(jì)原理圖詡i Paramelur -JPW_AA.

3、18PNJ715PIN"4A17PIM二U14PNAA16PIN_V13PIN_V14PlN.HgValue:2SOQOOQOen為可調(diào)輸入，輸出為8位數(shù)據(jù)，為流水燈實(shí)驗(yàn)，試用8個(gè)LED指示燈來(lái) 表示，具體引腳分配見(jiàn)下。五、引腳分配情況Node NameDirectionLocatiorrI/O Bank1dkriInputPIN_L12enInputPIN.R2263led 71OutputPIN_AA1S74led6OutputPIN_Wt575led5OutputPIN_AA1776led4OutputPIN_UH77led閭OutputPIN.AA1678led2Output

4、PIN-1379ledlOutpjtPIN_V 147wled0OutpjtPIN_W167n<<new node>>4立六、源程序代碼VerilogHDL 程序：module LED( clk,led,en );input clk;input en;output 7:0led;輸出端口定義為寄存器型reg 7:0 led;reg 8:0 state1;reg 8:0 state2;always (posedge clk )/ always語(yǔ)句，表示每當(dāng)CLK 的上升沿到來(lái)時(shí)，完成begin-end之間語(yǔ)句的操作if(!en)begin state2 = 0;state

5、1 = state1 + 1;/ one clk,one statecase(state1)1,2: led <= 8'b00000001; /1-7 zhengxu,3bian3,4: led <= 8'b00000010;5,6: led <= 8'b00000100;7,8: led <= 8'b00001000;9,10: led <= 8'b00010000;11,12: led <= 8'b00100000;13,14: led <= 8'b01000000;15,16: led &l

6、t;= 8'b10000000;17,18: led <= 8'b00000001;19,20: led <= 8'b00000010;21,22: led <= 8'b00000100;23,24: led <= 8'b00001000;25,26: led <= 8'b00010000;27,28: led <= 8'b00100000;29,30: led <= 8'b01000000;31,32: led <= 8'b10000000;33,34: led <=

7、 8'b00000001;35,36: led <= 8'b00000010;37,38: led <= 8'b00000100;39,40: led <= 8'b00001000;41,42: led <= 8'b00010000;43,44: led <= 8'b00100000;45,46: led <= 8'b01000000;47,48: led <= 8'b10000000;49: led <= 8'b11111111; /quanliang50:51:led &

8、lt;= 8'b10000000;led <= 8'b01000000;52:led <= 8'b00100000;53:led <= 8'b00010000;54:led <= 8'b00001000;55:led <= 8'b00000100;56:led <= 8'b00000010;57:led <= 8'b00000001;58:led <= 8'b10000000;59:led <= 8'b01000000;60:led <= 8'b0

9、0100000;61:led <= 8'b00010000;62:led <= 8'b00001000;63:led <= 8'b00000100;64:led <= 8'b00000010;65:led <= 8'b00000001;66:led <= 8'b10000000;67:led <= 8'b01000000;68:led <= 8'b00100000;69:led <= 8'b00010000;70: led <= 8'b00001000;7

10、1: led <= 8'b00000100;72: led <= 8'b00000010;73: led <= 8'b00000001;74: led <= 8'b10000000;75: led <= 8'b01000000;76: led <= 8'b00100000;77: led <= 8'b00010000;78: led <= 8'b00001000;79: led <= 8'b00000100;80: led <= 8'b00000010;8

11、1: led <= 8'b00000001;82: led <= 8'b10000000;83: led <= 8'b01000000;84: led <= 8'b00100000;85: led <= 8'b00010000;86: led <= 8'b00001000;87: led <= 8'b00000100;88: led <= 8'b00000010;89: led <= 8'b00000001;90: led <= 8'b11111111;9

12、1: begin led <= 8'b00000000;state1=0;end default: statel = 0;endcaseendelsebegin state1 = 0;state2 = state2 + 1;/ one clk,one statecase(state2)92: ,3,4: led <= 8'b00000001;93: ,7,8: led <= 8'b00000100;94: 0,11,12: led <= 8'b00010000;95: 14,15,16: led <= 8'b01000000

13、;96: 18,19,20: led <= 8'b00000001;97: 22,23,24: led <= 8'b00000100;98: 26,27,28: led <= 8'b00010000;98.32.32.32: led <= 8'b01000000;33: led <= 8'b11111111;34,35: led <= 8'b00000010;36,37: led <= 8'b00001000;38,39: led <= 8'b00100000;40,41: led

14、<= 8'b10000000;42,43: led <= 8'b00000010;44,45: led <= 8'b00001000;46,47: led <= 8'b00100000;48,49: led <= 8'b10000000;50,51: led <= 8'b00000010;52,53: led <= 8'b00001000;54,55: led <= 8'b00100000;56,57: led <= 8'b10000000;58,59: led <

15、;= 8'b00000010;60,61: led <= 8'b00001000;62,63: led <= 8'b00100000;64,65: led <= 8'b10000000;66: led <= 8'b11111111;67:begin led <= 8'b00000000;state2=0;enddefault: state2 = 0;/ default,8'b11111110endcase endEndmodule分頻器部分：module clk_div(clk_out,clk_in);inp

16、ut clk_in;output clk_out;reg clk_out;reg25:0 counter;50_000_000=1011_1110_1011_1100_0010_0000_00parameter cnt=25_000_000; / 50MHz is the sys clk,50_000_000=2FAF080 always (posedge clk_in)begincounter<=counter+1;if(counter=cnt/2-1)beginclk_out<=!clk_out;counter<=0;endend endmodule七、心得體會(huì)通過(guò)這次課

17、程設(shè)計(jì)，我拓寬了知識(shí)面，鍛煉了能力，綜合素質(zhì)得到較大提高。而安排課程設(shè)計(jì)的基本目的，是在于通過(guò)理論與實(shí)際的結(jié)合、 人與人的溝通，進(jìn) 一步提高思想覺(jué)悟和領(lǐng)悟力。尤其是觀察、分析和解決問(wèn)題的實(shí)際工作能力。 它 的一個(gè)重要功能，在于運(yùn)用學(xué)習(xí)成果，檢驗(yàn)學(xué)習(xí)成果。運(yùn)用學(xué)習(xí)成果，把課堂上 學(xué)到的系統(tǒng)化的理論知識(shí)，嘗試性地應(yīng)用于實(shí)際設(shè)計(jì)工作，并從理論的高度對(duì)設(shè) 計(jì)工作的現(xiàn)代化提出一些有針對(duì)性的建議和設(shè)想。檢驗(yàn)學(xué)習(xí)成果，看一看課堂學(xué)習(xí)與實(shí)際工作到底有多大距離，并通過(guò)綜合分析，找出學(xué)習(xí)中存在的不足，以便 為完善學(xué)習(xí)計(jì)劃，改變學(xué)習(xí)內(nèi)容與方法提供實(shí)踐依據(jù)。實(shí)際能力的培養(yǎng)至關(guān)重要， 而這種實(shí)際能力的培養(yǎng)單靠課堂教學(xué)是遠(yuǎn)遠(yuǎn)不夠的，必須從課堂走向?qū)嵺`。這也是一次預(yù)演和準(zhǔn)備畢業(yè)設(shè)計(jì)工作。 通過(guò)課程設(shè)計(jì)，讓我們找出自身狀況與實(shí)際需 要的差距，并在以后的學(xué)習(xí)期間及時(shí)補(bǔ)充相關(guān)知識(shí)，為求職與正式工作做好充分的知識(shí)、能力準(zhǔn)備，從而縮短從校園走向社會(huì)的心理轉(zhuǎn)型期。課程設(shè)計(jì)促進(jìn)了我 系人才培養(yǎng)計(jì)劃的完善和課程設(shè)置的調(diào)整