EDA實驗二八位七段數碼管動態(tài)顯示電路的設計

1、實驗名稱 八位七段數碼管動態(tài)顯示電路的設計一、 實驗目的1、 了解數碼管的工作原理。2、 學習七段數碼管顯示譯碼器的設計。3、 學習Verilog的CASE語句及多層次設計方法。二、 實驗原理七段數碼管是電子開發(fā)過程中常用的輸出顯示設備。在實驗系統(tǒng)中使用的是兩個四位一體、共陰極型七段數碼管。其單個靜態(tài)數碼管如下圖4-1所示。圖4-1 靜態(tài)七段數碼管由于七段數碼管公共端連接到GND（共陰極型），當數碼管的中的那一個段被輸入高電平，則相應的這一段被點亮。反之則不亮。共陽極性的數碼管與之相么。四位一體的七段數碼管在單個靜態(tài)數碼管的基礎上加入了用于選擇哪一位數碼管的位選信號端口。八個數碼管的a、b、c

2、、d、e、f、g、h、dp都連在了一起，8個數碼管分別由各自的位選信號來控制，被選通的數碼管顯示數據，其余關閉。三、 實驗內容本實驗要求完成的任務是在時鐘信號的作用下，通過輸入的鍵值在數碼管上顯示相應的鍵值。在實驗中時，數字時鐘選擇1KHZ作為掃描時鐘，用四個開關做為輸入，當四個開關置為一個二進制數時，在數碼管上顯示其十六進制的值。實驗箱中的撥動開關與FPGA的接口電路，以及開關FPGA的管腳連接在實驗一中都做了詳細說明，這里不在贅述。數碼管顯示模塊的電路原理如圖4-2所示，表4-1是其數碼管的輸入與FPGA的管腳連接表。圖4-2 數字時鐘信號模塊電路原理信號名稱對應FPGA管腳名說明7SEG

3、-AG6七段碼管A段輸入信號7SEG-BG7七段碼管B段輸入信號7SEG-CH3七段碼管C段輸入信號7SEG-DH4七段碼管D段輸入信號7SEG-EH5七段碼管E段輸入信號7SEG-FH6七段碼管F段輸入信號7SEG-GJ4七段碼管G段輸入信號7SEG-DPL8七段碼管dp段輸入信號7SEG-SEL0G5七段碼管位選輸入信號7SEG-SEL1G3七段碼管位選輸入信號7SEG-SEL2F4七段碼管位選輸入信號表4-1 數碼管與FPGA的管腳連接表四、 實驗步驟1、 打開QUARTUSII軟件，新建一個工程。2、 建完工程之后，再新建一個Verilog File，打開Verilog編輯器對話框。3

4、、 按照實驗原理和自己的想法，在VHDL編輯窗口編寫Verilog程序，用戶可參照光盤中提供的示例程序。4、 編寫完Verilog程序后，保存起來。方法同實驗一。5、 對自己編寫的Verilog程序進行編譯并仿真，對程序的錯誤進行修改。6、 編譯仿真無誤后，依照撥動開關、數碼管與FPGA的管腳連接表（表1-1、表4-1）或參照附錄進行管腳分配。表4-2是示例程序的管腳分配表。分配完成后，再進行全編譯一次，以使管腳分配生效。端口名使用模塊信號對應FPGA管腳說 明CLK數字信號源L1時鐘為50MHZKEY0撥動開關K1E15二進制數據輸入KEY1撥動開關K3B14KEY2撥動開關K5F9KEY3

5、撥動開關K7B15LEDAG0數碼管A段G6十六進制數據輸出顯示LEDAG1數碼管B段G7LEDAG2數碼管C段H3LEDAG3數碼管D段H4LEDAG4數碼管E段H5LEDAG5數碼管F段H6LEDAG6數碼管G段J4DEL0位選DEL0G5DEL1位選DEL1G3DEL2位選DEL2F44-2 端口管腳分配表7、 用下載電纜通過JTAG口將對應的sof文件加載到FPGA中。觀察實驗結果是否與自己的編程思想一致。五、 實驗現(xiàn)象與結果以設計的參考示例為例，當設計文件加載到目標器件后，將數字信號源50MHZ的數字時鐘分頻為1KHZ作為掃描時鐘（掃描時鐘作用是使8個數碼管同時顯示），撥動四位開關，使其為一個數值，則八個數碼管均顯示開關所表示的十六進制的值。六、 實驗報