課程設(shè)計(jì)論文帶gainboosting電路的單級(jí)高增益全差分運(yùn)算放大器的設(shè)計(jì)

1、華中科技大學(xué)課程設(shè)計(jì)論文帶gain-boosting電路的單級(jí)高增益全差分運(yùn)算放大器的設(shè)計(jì)院系：電子科學(xué)與技術(shù)系班級(jí)：200804班姓名：學(xué)號(hào)：指導(dǎo)老師 時(shí)間：2011年12月21日摘要運(yùn)算放大器的研究領(lǐng)域主要集中在運(yùn)放的高增益、高帶寬、寬擺幅、低功耗等高性能的實(shí)現(xiàn)上。實(shí)現(xiàn)差分電路直流增益大于100dB，GBW = 900MHZ，相位裕度為70°的運(yùn)算放大器，目前主要采用以下三種方法：通過(guò)兩級(jí)運(yùn)算放大器設(shè)計(jì)實(shí)現(xiàn)，通過(guò)三層cascode結(jié)構(gòu)實(shí)現(xiàn)和帶gainbooosting單級(jí)運(yùn)算放大器設(shè)計(jì)。本文主要探究gainbooosting單級(jí)電路設(shè)計(jì)。電路主要分為三個(gè)部分：主電路，偏置電路和g

2、ainboosting電路。關(guān)鍵詞：gain-boosting 共模反饋 偏置電路 高增益 相位裕度ABSTRACTDomestic research and design of the op amps has never stopped, mostly focusing on high performances such as high gain, high bandwidth, wide swing and low power consumption implementations.A quick back-of-the-envelope set of calculations tell

3、us that our OTA needs a very high dc gain on the order of 3and unity-gain bandwidth on the order of 900MHz. In addition, meeting the specified dynamic range of 70dB using minimum power calls for a combination of high output swing and small noise factor. A dc requirements narrow down our possible cho

4、ices to either 2-stage designs, or single-stage gain-boosted or triple-cascode designs. And in the paper,we discussed gain-boosted topology.Key Words: gain-boosting common mode feedback biasing circuit high gain phase margin目 錄摘要2ABSTRACT21 選題背景41.1 本課題的意義41.2 設(shè)計(jì)要求42 方案論證52.1 電路實(shí)現(xiàn)方式的選擇52.2 偏置電路的設(shè)計(jì)53

5、 電路設(shè)計(jì)63.1 主電路設(shè)計(jì)63.2N-Booster 電路設(shè)計(jì)63.3P-Booster 電路設(shè)計(jì)73.4 偏置網(wǎng)絡(luò)設(shè)計(jì)94 仿真與結(jié)果分析104.1 差分電路增益和相位裕度104.2 共模電路增益和相位裕度115 結(jié)論或總結(jié)12參考文獻(xiàn)12致謝13附錄13附錄一 課程設(shè)計(jì)心得體會(huì)13附錄二 網(wǎng)表文件141 選題背景1.1 本課題的意義隨著數(shù)字信號(hào)處理技術(shù)的不斷發(fā)展，信號(hào)處理系統(tǒng)對(duì)模數(shù)轉(zhuǎn)換器（ADC）提出了更高的要求：需要能夠處理更高頻率、達(dá)到更高精度的ADC。運(yùn)算放大器作為高速高精度ADC中的重要部分，其性能好壞直接決定整個(gè)系統(tǒng)性能的高低。然而在電源電壓和溝道長(zhǎng)度不斷減少的趨勢(shì)下，高性能

6、運(yùn)放的設(shè)計(jì)成了一項(xiàng)越來(lái)越具有挑戰(zhàn)性的工作。國(guó)內(nèi)對(duì)運(yùn)放的研究與設(shè)計(jì)從未停止，研究領(lǐng)域主要集中在運(yùn)放的高增益、高帶寬、寬擺幅、低功耗等高性能的實(shí)現(xiàn)上。國(guó)外起步早，技術(shù)先進(jìn)，研究已經(jīng)進(jìn)入比較成熟的階段。而國(guó)內(nèi)的研究還存在著較大的差距。給定圖中所示的主電路結(jié)構(gòu)，假設(shè)：VDD= 3V, VSS= 0V, 采用0.35um工藝。對(duì)電路進(jìn)行直流分析 對(duì)電路進(jìn)行小信號(hào)分析。電路設(shè)計(jì)設(shè)計(jì)偏置電路設(shè)計(jì)共模反饋電路設(shè)計(jì)gain-boosting電路設(shè)計(jì)電路參數(shù)，使?jié)M足差分電路直流增益大于100dB，GBW = 900MHZ, 相位裕度為70° 共模電路增益大于40dB，GBW = 400MHZ，相位裕度為

7、55°。2 方案論證3 電路設(shè)計(jì)主電路如下圖所示：主電路圖主電路采用兩級(jí)形式，其中和為共模差動(dòng)輸入電壓，和為輸出電壓，和需要偏置電路提供。3.2 N-Booster 電路設(shè)計(jì)N-Booster 電路如下圖所示：N-Booster 電路N-booster部分的增益如下：因?yàn)殡娏髟聪喈?dāng)于交流接地，所以MXia和MX1a這兩個(gè)管子在算小信號(hào)增益的時(shí)候可以看成是并聯(lián)的，即3.3 P-Booster 電路設(shè)計(jì)P-Booster 電路如下：P-Booster 電路P-booster部分的增益：同理，MYib和MY4b這兩個(gè)管子在算小信號(hào)增益的時(shí)候可以看成是并聯(lián)的，整個(gè)系統(tǒng)的增益為，題目要求增益達(dá)

8、到100dB，即，則。整個(gè)電路的輸出電阻為，其中和分別是P-booster和N-booster部分的輸出電阻。，由此可以看出Av是與M1a,M2a,M3a,MXia,MX2a,MX3a,MYib,MY2b,MY3b等MOS管的跨到以及相應(yīng)MOS管的偏壓，寬長(zhǎng)比有關(guān)的物理量。要想獲得大的增益，首先所有的（至少是主放大器）的管子要全部工作在飽和區(qū)，N-Booster和P-Booster電路的輸入管也必須工作在飽和區(qū)，其他管子原則上規(guī)定也需要工作在飽和區(qū)，但具體情況視電路不同而變化。輸入管的寬長(zhǎng)比W/L要足夠大，并且在提高增益的時(shí)候，要使電路仍正常工作，需要同時(shí)增大W和L以相同的倍數(shù)。在明確了對(duì)主電

9、路，Booster電路以及偏置電路的大體要求以后，下面將從主電路開(kāi)始計(jì)算各個(gè)MOS管所需柵壓以及電路所需的偏置電壓。由公式各個(gè)MOS管的又已知，可以算出每個(gè)管子的柵源電壓?；蛘哂靡韵鹿剑?3.4 偏置網(wǎng)絡(luò)設(shè)計(jì)偏置電路如下圖所示：偏置網(wǎng)絡(luò)偏置網(wǎng)絡(luò)管子的尺寸能根據(jù)上面計(jì)算出的柵極偏壓來(lái)確定，同樣用到公式： 4 仿真與結(jié)果分析4.1 差分電路增益和相位裕度差分電路從仿真結(jié)果看出，電路的差分電路直流增益為93.7db，差分電路直流增益和相位裕度從仿真結(jié)果看出，差分電路的相位裕度為144.3°。4.2 共模電路增益和相位裕度共模電路增益從仿真結(jié)果看出，共模電路的增益為43db，GBW=355

10、MHZ。共模電路增益和相位裕度從仿真結(jié)果看出，共模電路的相位裕度約為15°。【1】模擬 CMOS 集成電路設(shè)計(jì)M，美畢查德.拉扎維 著，陳貴燦 程軍 張瑞智 等譯，西安交通大學(xué)出版社，2003?！?】王晉雄，劉力源，李冬梅 一種高增益寬頻帶的增益自舉運(yùn)算放大器 中圖分類(lèi)號(hào): TN432文獻(xiàn)標(biāo)識(shí)碼: A文章編號(hào): 1003-353X (2010) 10-1007-04【3】A. Younis and M. Hassoun, “A High Speed Fully Differential CMOS Opamp,” Proceedings of the IEEE Midwest Symp

11、osium on Circuits and Systems, Vol. 2, pp. 780-783, August 2000.【4】P. E. Allen and D. R. Holberg, CMOS Analog Circuit Design. Oxford University Press, 2002.【5】R. J. Baker, H. W. Li, and D. E. Boyce, CMOS Circuit Design, Layout, and Simulation. IEEE Press, 1998.【6】D. Johns and K. Martin, Analog Integ

12、rated Circuit Design.John Wiley & Sons, 1997.【7】B. Razavi, Design of Analog CMOS Integrated Circuits.McGraw-Hill, 2001. 特別感謝在此文撰寫(xiě)過(guò)程中陳曉飛老師、余國(guó)義老師以及朱程舉學(xué)長(zhǎng)對(duì)我的悉心指導(dǎo)。 附錄一 課程設(shè)計(jì)心得體會(huì)IC課程設(shè)計(jì)大學(xué)階段比較重要的一門(mén)課程設(shè)計(jì)，總共歷時(shí)三個(gè)多月之久，給了我們充足的時(shí)間去思考和完善課程設(shè)計(jì)。從本次課程設(shè)計(jì)中我主要獲得了以下幾點(diǎn)感想：1 學(xué)而時(shí)習(xí)之，不亦樂(lè)乎。選擇IC課設(shè)題目時(shí)，之所以會(huì)選模擬電路設(shè)計(jì)的題目，主要是因?yàn)樽孕臗MOS基礎(chǔ)

13、比較扎實(shí)，但真正入題后發(fā)現(xiàn)相關(guān)知識(shí)忘記了好多，自己不得不把CMOS模擬電路設(shè)計(jì)這門(mén)課復(fù)習(xí)了一下，并且也通過(guò)一些簡(jiǎn)單的小實(shí)例熟悉Hspice軟件的用法，這才能真正得心應(yīng)手。2 細(xì)節(jié)決定成敗。HSPICE 做電路仿真時(shí)容易出現(xiàn)錯(cuò)誤，很多錯(cuò)誤都是由于自己不細(xì)心，或者實(shí)驗(yàn)習(xí)慣不好造成的。比如： 兆歐一定要寫(xiě)成 1MEG，而不是 1M、1m或者是 1 MEG （數(shù)字和MEG之間不能有空格）；當(dāng)顯示AC仿真結(jié)果時(shí)，X軸是頻率，指針顯示的是電壓（或電流）的幅值或相位；通常PMOS管的“體”接到VDD，NMOS管的“體”接到VSS。例如：N阱工藝，所有的NMOS管的“體”必須接到VSS。這個(gè)錯(cuò)誤在SPICE網(wǎng)

14、表中可查出。本次試驗(yàn)培養(yǎng)了我認(rèn)真謹(jǐn)慎的科學(xué)實(shí)驗(yàn)態(tài)度，對(duì)于今后的科研試驗(yàn)有著潛移默化的作用。3 循序漸進(jìn)，心急吃不了熱豆腐。實(shí)驗(yàn)一開(kāi)始的時(shí)候自己很急躁，想一口氣完成，但是總是由于急躁而出現(xiàn)這樣那樣的問(wèn)題，后來(lái)，注重理清思路，自己決定一步一步來(lái)，注重理清思路，在設(shè)計(jì)過(guò)程中逐漸明白為什么一個(gè)要采用這樣一個(gè)結(jié)構(gòu)，為什么要這樣設(shè)計(jì)，對(duì)電路的理解更為深刻?，F(xiàn)在對(duì)模擬電路設(shè)計(jì)具有較深的興趣和感情，希望自己多做一些具體的小模塊的研究與設(shè)計(jì)。附錄二 網(wǎng)表文件Gain-Boosting Amplifier.lib 'C:synopsysHspice2005.03CMOS_035_Spice_Model.l

15、ib' TT* PARAMETER DEFINITION.param wn1n=230u.param wn2n=80u.param wp3n=35u.param wp4n=30u.param vcma=1.906168VVdd Vdd 0 dc=3Vgnd gnd 0 0ISS Vdd Vr2 dc=25u*INPUTE DESIGN Vi1 Vi1 gnd dc=1.55 ac=1VVi2 Vi2 gnd dc=1.55 Ci1 Vip Vi1 4.96pFCi2 Vin Vi2 4.96pFCf1 Von Vip 0.31pFCf2 Vop Vin 0.31pF* MAIN CIR

16、CUIT DESIGNM1a Vxa Vip V1 gnd n_33 w='wn1n' l=0.35uM1b Vxb Vin V1 gnd n_33 w='wn1n' l=0.35uM2a Von Vxop Vxa gnd n_33 w='4*wn2n' l=1.4uM2b Vop Vxon Vxb gnd n_33 w='4*wn2n' l=1.4uM3a Von Vyop Vya Vya p_33 w='2*wp3n' l=0.7uM3b Vop Vyon Vyb Vyb p_33 w='2*wp3n&

17、#39; l=0.7uM4a Vya Vbp Vdd Vdd p_33 w='wp4n' l=0.35uM4b Vyb Vbp Vdd Vdd p_33 w='wp4n' l=0.35uM5a V1 Vbn gnd gnd n_33 w=130u l=0.35uM5b V1 Vcma gnd gnd n_33 w=130u l=0.35u* N-BOOSTER DESIGN*dc operating pointVxcma Vxcma 0 dc=1.906168Rxcma Vxcma Vxcmb 10gCxcm1 Vxon Vxcmb 30fFCxcm2 Vxop

18、 Vxcmb 30fF*n-booster networkMXla Vn1 Vxa Vn3 Vn3 p_33 w=30u l=0.35uMXlb Vn2 Vxb Vn3 Vn3 p_33 w=30u l=0.35uMX3c Vn3 Vxb3 Vn4 Vn4 p_33 w=15u l=0.6u m=2MX4c1 Vn4 Vxcmb Vdd Vdd p_33 w=5u l=0.6u MX4c2 Vn4 Vxb4 Vdd Vdd p_33 w=5u l=0.6uMX1a Vn1 Vxb1 gnd gnd n_33 w=2u l=0.6u m=2MX1b Vn2 Vxb1 gnd gnd n_33 w

19、=2u l=0.6u m=2MX2a Vxop Vxb2 Vn1 gnd n_33 w=7u l=0.6u MX2b Vxon Vxb2 Vn2 gnd n_33 w=7u l=0.6uMX3a Vxop Vxb3 Vn5 Vn5 p_33 w=15u l=0.6u MX3b Vxon Vxb3 Vn6 Vn6 p_33 w=15u l=0.6uMX4a Vn5 Vxb4 Vdd Vdd p_33 w=5u l=0.6uMX4b Vn6 Vxb4 Vdd Vdd p_33 w=5u l=0.6u * top n-booster bias networkMxa1 Vbxa1 Vr1 gnd gn

20、d n_33 w=18u l=1uMxb1 Vbxb1 Vr1 gnd gnd n_33 w=18u l=1uMxa2 Vbxa2 Vr2 Vbxa1 gnd n_33 w=18u l=1uMxb2 Vxb3 Vr2 Vbxb1 gnd n_33 w=18u l=1uMxa3 Vbxa2 Vbxa2 Vbxa3 Vbxa3 p_33 w=15u l=0.6uMxb3 Vxb3 Vxb3 Vxb4 Vxb4 p_33 w=10u l=1uMxa4 Vbxa3 Vbxa2 Vdd Vdd p_33 w=10u l=3uMxb4 Vxb4 Vxb4 Vdd Vdd p_33 w=8.238u l=1

21、uMxc1 Vbxc1 Vbxc2 gnd gnd n_33 w=1.8u l=3uMxd1 Vxb1 Vxb1 gnd gnd n_33 w=3.84u l=1uMxc2 Vbxc2 Vbxc2 Vbxc1 gnd n_33 w=7u l=0.6uMxd2 Vxb2 Vxb2 Vxb1 gnd n_33 w=6.5u l=1uMxc3 Vbxc2 Vr3 Vbxc3 Vbxc3 p_33 w=18u l=1uMxd3 Vxb2 Vr3 Vbxd3 Vbxd3 p_33 w=18u l=1uMxc4 Vbxc3 Vr4 Vdd Vdd p_33 w=18u l=1uMxd4 Vbxd3 Vr4

22、 Vdd Vdd p_33 w=18u l=1u* P-BOOSTER DESIGN *dc operating pointVycma Vycma 0 dc=868.4835mRycma Vycma Vycmb 10gCycm1 Vyon Vycmb 30fFCycm2 Vyop Vycmb 30fF*p-booster netwokMY1c1 Vp1 Vyb1 gnd gnd n_33 w=6u l=0.7u MY1c2 Vp1 Vycma gnd gnd n_33 w=6u l=0.7uMY2c Vp2 Vyb2 Vp1 gnd n_33 w=12u l=0.7u m=2MYla Vp3

23、Vya Vp2 gnd n_33 w=20u l=0.35uMYlb Vp4 Vyb Vp2 gnd n_33 w=20u l=0.35uMY1a Vp5 Vyb1 gnd gnd n_33 w=2.25u l=0.7uMY1b Vp6 Vyb1 gnd gnd n_33 w=2.25u l=0.7uMY2a Vyop Vyb2 Vp5 gnd n_33 w=15u l=0.35uMY2b Vyon Vyb2 Vp6 gnd n_33 w=15u l=0.35uMY3a Vyop Vyb3 Vp3 Vp3 p_33 w=12u l=0.7uMY3b Vyon Vyb3 Vp4 Vp4 p_33

24、 w=12u l=0.7uMY4a Vp3 Vyb4 Vdd Vdd p_33 w=6u l=0.7u m=2MY4b Vp4 Vyb4 Vdd Vdd p_33 w=6u l=0.7u m=2* top p-booster bias networkMya1 Vbya1 Vr1 gnd gnd n_33 w=15u l=1uMyb1 Vbyb1 Vr1 gnd gnd n_33 w=15u l=1uMya2 Vbya2 Vr2 Vbya1 gnd n_33 w=15u l=1uMyb2 Vyb3 Vr2 Vbyb1 gnd n_33 w=15u l=1uMya3 Vbya2 Vbya2 Vby

25、a3 Vbya3 p_33 w=12u l=0.7uMyb3 Vyb3 Vyb3 Vyb4 Vyb4 p_33 w=3u l=0.35uMya4 Vbya3 Vbya2 Vdd Vdd p_33 w=12u l=5uMyb4 Vyb4 Vyb4 Vdd Vdd p_33 w=3.31u l=0.6uMyc1 Vbyc1 Vbyc2 gnd gnd n_33 w=4u l=10u*Myd1 Vyb1 Vyb1 gnd gnd n_33 w=1.847u l=0.7uMyd1 Vyb1 Vyb1 gnd gnd n_33 w=1.848u l=0.7uMyc2 Vbyc2 Vbyc2 Vbyc1

26、gnd n_33 w=15u l=0.35uMyd2 Vyb2 Vyb2 Vyb1 gnd n_33 w=4.1u l=0.35uMyc3 Vbyc2 Vr3 Vbyc3 Vbyc3 p_33 w=15u l=1uMyd3 Vyb2 Vr3 Vbyd3 Vbyd3 p_33 w=15u l=1uMyc4 Vbyc3 Vr4 Vdd Vdd p_33 w=15u l=1uMyd4 Vbyd3 Vr4 Vdd Vdd p_33 w=15u l=1u* DC OPERATING POINTVcma Vcma 0 dc=670.6774mRcma Vcma Vcmb 10gCcm1 Von Vcmb

27、20fFCcm2 Vop Vcmb 20fFCL1 Vop gnd 0.3pFCL2 Von gnd 0.3pF*MAIN BAISING NETWORKMr1 Vr1 Vr1 gnd gnd n_33 w=15u l=1uMr2 Vr2 Vr2 Vr1 gnd n_33 w=15u l=1uMs1 Vs1 Vr1 gnd gnd n_33 w=15u l=1uMs2 Vr3 Vr2 Vs1 gnd n_33 w=15u l=1uMs3 Vr3 Vr3 Vr4 Vr4 p_33 w=15u l=1uMs4 Vr4 Vr4 Vdd Vdd p_33 w=15u l=1uMa1 Vba1 Vr1 gnd gnd n_33 w=15u l=1u m=2Mb1 Vbb1 Vr1 gnd gnd n_33 w=15u l=1u m=2Ma2 Vba2 Vr2 Vba1 gnd n_33 w=15u l=1u m=2Mb2 Vbb2 Vr2 Vbb1 gnd n_33 w=15u l=1u m=2Ma3 V