VerilogHDL試卷及答案

1、reg 7:0 q=8b10000000;右邊是最低位，q0q6為0，q7為1q7:0<=q0,q7:1相當(dāng)于一個循環(huán)右移操作，將q0的值賦給q7，q7q1依次向右移位一位。根據(jù)前值8b10000000，第一個時鐘周期后變?yōu)?b01000000;第二個時鐘周期后變?yōu)?b00100000;類推。第八個時鐘周期后又回到q=8b10000000一、 選擇題：1、下列標(biāo)示符哪些是合法的（B ）A、$time B、_date C、8sum D、mux#2、如果線網(wǎng)類型變量說明后未賦值，起缺省值是（D ）A、x B、1 C、0 D、z 3、現(xiàn)網(wǎng)中的值被解釋為無符號數(shù)。在連續(xù)賦值語句中，assign

2、addr3:0=-3;addr被賦予的值是（ A ）/補碼！A、4b1101 B、4b0011 C、4bxx11 D、4bzz114、reg7:0 mema255:0正確的賦值是（A ）A、mema5=3 d0, B、8 d0; C、1 b1; D、mema53:0=4 d15、在code模塊中參數(shù)定義如下，請問top模塊中d1模塊delay1、delay2的值是( D )module code(x,y); module top; paramee delay1=1,delay2=1; . code #(1,5) d1(x1,y1);endmodule endmoduleA、（1,1） B、（5

3、,5） C、（5,1） D、（1,5）6、“a=4 b11001,b=4 bx110”選出正確的運算結(jié)果（B ）A、a&b=0 B、a&&b=1 C、b&a=x D、b&&a=x7、時間尺度定義為timescale 10ns/100ps，選擇正確答案（C ）A、時間精度10ns B、時間單位100ps C、時間精度100ps D、時間精度不確定8、若a=9,執(zhí)行$display(“current value=%0b,a=%0d”,a,a)正確顯示為（B ）/去除無效0A、current value=1001,a=09 B、current vale

4、=1001,a=9 C、1001,9 D、current vale=00001001,a=99、always begin #5 clk=0；#10 clk=clk;end產(chǎn)生的波形（ A ）/5占15的1/3A、占空比1/3 B、clk=1 C、clk=0 D、周期為1010、在Verilog中定義了宏名 define sum a+b+c 下面宏名引用正確的是（C ）/注意引用A、out=sum+d; B、out=sum+d; C、out=sum+d; D、都正確二、填空題：（共15分，每小題3分）1、某一純組合電路輸入為in1，in2和in3，輸入出為out，則該電路描述中always的事件

5、表達式應(yīng)寫為always(in1,in2,in3 );若某一時序電路由時鐘clk信號上升沿觸發(fā)，同步高電平復(fù)位信號rst清零，該電路描述中always的事件表達是應(yīng)該寫為always ( posedge clk )。/(條件表達式) do_something；表示等待條件表達式滿足，然后do_something，然后就往下走了。通常用在testbench中，不可綜合。-always (a or b or c) begin do_something;end表示不停地監(jiān)測a、b、c，一旦它們?nèi)魏我粋€發(fā)生變化，就立刻do_something，并且這個“監(jiān)測”是始終存在的。這種電路綜合出來時組合邏輯電

6、路。-always (posedge clk) begin do_something;end表示不停地監(jiān)測clk的上升沿，一旦監(jiān)測到，就立刻do_something，并且這個“監(jiān)測”是始終存在的。這種電路綜合出來時時序邏輯電路。當(dāng)然，也可以把posedge改成negedge，那就成了監(jiān)測下降沿。帶異步復(fù)位端的寄存器的寫法類似是這樣的always (posedge clk or negedge rst_n) begin / reset is active low if(rst_n) reset_process; else set_register_value;end 2、 在模塊中對任務(wù)進行了定

7、義，調(diào)用此任務(wù)，寫出任務(wù)的調(diào)用 mytast(f,g,m,n,p) /。/先輸出，再輸入task mytast; 要求：變量的傳遞關(guān)系如下output x,y; ma，nb，pc，xf，yginput a,b,c;.endtask3、if(a) out1<=int1; 當(dāng)a= 1 執(zhí)行out1<=int1else out1<=int2; 當(dāng)a= 0 執(zhí)行out1<=int24、4 b1001<<2= 4b100100 ，4 b1001>>2= 4b0010 。/移位補0！5、下面程序中語句5、6、7、11是 并行 執(zhí)行，語句9、10是 順序 執(zhí)行

8、 1 module M(); 2 input . ; 3 output ； 4 reg a,b； 5 always(.) 6 assign f=c&d; 7 always(.) 8 begin 9 a=.； 10 b=.； end 11 mux mux1(out,in0,in1); endmodule四、簡答題：（共30分）1、always語句和initial語句的關(guān)鍵區(qū)別是什么？能否相互嵌套？（5分）always語句是循環(huán)語句，initial只執(zhí)行一次。它們不能嵌套。2、畫出下面程序段中r(reg型)的仿真波形 (6分) fork #20 r=1 b0; #10 r=1 b1; #1

9、5 r=1 b1; #25 r=1 b1; #5 r=1 b0;join 3、畫出下面程序綜合出來的電路圖。(7分) always(posedge clk) begin q0<=q2; q1<= q0; q2<= q1; end 4、HA模塊程序如下，寫出引用HA模塊描述FA模塊的Verilog程序。(7分) module HA(A,B,S,C); input A,B; output S,C; assign C,S=A+B; endmodulemodule FA(A,B,Ci,Co,S);input A,B,Ci;output Co,S;wire Sl,C1,C2;HA a(

10、A,B,Sl,C1);HA b(Sl,Ci,C2,S);assign Co=C1|C2;endmodule5、寫出下面程序中變量x，y，cnt，m，q的類型(5分)x為wire型y為reg或wire型cnt為reg型m為reg或wire型q為reg型Assgin x=y; always(posegde clk) begin cnt=m+1; q=q; end五、編程題：(6分)1、設(shè)計一奇偶校驗位生成電路，輸入八位總線信號bus，輸出及校驗位odd，偶校驗位even。(6分)2、設(shè)計一個帶復(fù)位端且對輸入時鐘clk進行二分頻模塊，并畫出仿真波形。(9分)設(shè)計要求：復(fù)位信號為同步、高電平有效，時鐘

11、的下降沿觸發(fā)3、設(shè)計一帶異步復(fù)位端、異步置數(shù)段（低電平有效）的四位加法計數(shù)器，時鐘clk上升沿有效），復(fù)位信號clr，置數(shù)信號load、輸入數(shù)據(jù)data、輸出qout。并畫出仿真波形。（20分）五題答案1. module parity(even,odd,bus);output even,odd;input7:0 bus; /奇同偶異assign even=bus;/偶校驗用異或assign odd=bus;/奇校驗用同或endmodule2. module m2(out,clk,reset);input reset,clk;output out;reg out;always (negedge clk)begin if(reset)out<=0;else out<=out;endendmodule3. module adder_4(qout,clr,clk,load,data);output3:0 qout;input