VHDL作業(yè)及答案

1、第5章PPT課件作業(yè)1 .VHDL程序一般包含幾個組成部分？各部分的作用是什么？實體，結(jié)構(gòu)體，庫，程序包，配置實體：用于描述所設(shè)計系統(tǒng)的外部接口特性；即該設(shè)計實體對外的輸入、輸出端口數(shù)量和端口特性。結(jié)構(gòu)體：用于描述實體所代表的系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為；它描述設(shè)計實體的結(jié)構(gòu)、行為、元件及內(nèi)部連接關(guān)系。庫：存放已經(jīng)編譯的實體、構(gòu)造體、程序包集合和配置。程序包：存放各設(shè)計模塊都能共享的數(shù)據(jù)類型、常數(shù)和子程序庫；配置：實體對應(yīng)多個結(jié)構(gòu)體時，從與某個實體對應(yīng)的多個結(jié)構(gòu)體中選定一個作為具體實現(xiàn)。2 .端口模式有哪幾種？buffer類型與inout類型的端口有什么區(qū)別？Out,in,inout,bufferou

2、t（輸出）:只能被賦值，用于不能反饋的輸出；in（輸入）:只能讀，用于時鐘輸入、控制輸入單向數(shù)據(jù)輸入；inout（輸入輸出）:既可讀又可被賦值，被讀的值是端口輸入值而不是被賦值，作為雙向端口。buffer（緩沖）:類似于輸出，但可以讀，讀的值是被賦值，用做內(nèi)部反饋用，不能作為雙向端口使用。3 .下列標識符中，哪些是非法的？Led3coder_1endportstd_machine2adderdecoder*8and_2_decoder_1and2and_2and_2and-24 .指出下面的實體描述中存在的四處語法錯誤并改正LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.

3、ALL;ENTITYmux21aISPORT（a,b,s:INBIT;y:OUTBIT;）;（1.刪除括號內(nèi)的分號）ENDENTITYmux;mux21a）ARCHITECTUREoneOFmux21aISBEGINPROCESS（a,b,s）Beginifs=0theny<=a;elsey<=b;endif;endprocess（結(jié)束少了一個分號）ENDARCHITECTUREnone;（none改為one）5 .寫出下圖所示的設(shè)計實體mux41的實體聲明。所有端口都采用bit或bit_vector類型。ENTITYmux41ISPORT(A,B,C,D:INBIT;SEL:IN

4、BIT_VECTOR(1DOWNTO0);Q:OUTBIT);ENDENTITYmux41;6 .表達式C<=A+B中，A、B、C的數(shù)據(jù)類型都是STD_LOGIC_VECTQR是否能直接進行加法運算？說明原因和解決方法。答：不能直接進行加法運算。因為+號只能對整數(shù)類型進行直接相加，如果要對STD_LOGIC_VECTOR據(jù)類型進行+法操作，需要調(diào)用運算符重載，即在程序的開頭打開IEEE.STD_LOGIC_UNSIGNED.ALL序包，或者把STD_LOGIC_VECTOR§類型改為整數(shù)類型。7 .能把任意一種進制的值向一整數(shù)類型的對象賦值嗎？如果能，怎樣做？答：能。見書上P3

5、22頁8 .判斷下列VHDL勺數(shù)值表示是否合法，如果有誤指出原因(P322)16#0FA#10#12F#8#789#8#356#2#0101010#9 .數(shù)據(jù)類型BIT,INTEGER,BOOLEAN§i定義在那個庫中？哪些庫和程序包總是可見的？答：BIT,INTEGER,BOOLEANU定義在STD庫的STANDARD序包中（見書上P324-325）WORK庫,STD庫總是可見的（P316-317）10 .習題3-1,3-2,3-6（P92）答：3-6考試有此種類型的程序題。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYDFF3ISPOR

6、T（CLK0,CL:INSTD_LOGIC;OUT1:OUTSTD_LOGIC）;END;ARCHITECTUREbhvOFDFF3ISSIGNALQ:STD_LOGIC;（此處只能定義信號）BEGINPROCESS（CLK0）BEGINIFCLK0'EVENTANDCLK0='1'THENQ<=QNORCL;ENDIF;ENDPROCESS;OUT1<=NOTQ;END;11 .VHDL語言數(shù)據(jù)對象有哪幾種？作用范圍如何？對其賦初值作用有何不同？答：VHDL®言數(shù)據(jù)對象有信號，變量，常量。要回答的特別詳細12 .判斷下面三個程序中是否有錯誤，若有

7、則指出錯誤所在。程序1：signala,en:std_logic;process（a,en）variableb:std_logic;beginifen=1thenb<=a;（錯誤2處。1.en為std_logic類型，此類型賦值為en=1；2.b為變量，變量賦值采用：=）endif;endprocess;程序2：architectureoneofsampleisvariablea,b,c:integer;（結(jié)構(gòu)體里面不能定義變量，只能定義信號）beginc<=a+b;endarchitectureone;程序3：libraryieee;Useieee.std_logic_1164.

8、all;Entitymux21isPort（a,b:instd_logic；sel:instd_logic；c:outstd_logic）；endEntitysam2;（1.sam2改為mux21）architectureoneofsampleis（2.sample改為mux21）beginprocess（a,b.sel）（6.if語句應(yīng)該放在process中）beginifsel=0thc:e=na;（3.端口賦值采用<=,改為c<=a）elsec:=b;（4.端口賦值采用<=,改為c<=b）endif;endprocess;endarchitecturetwo;（5

9、.two改為mux21）13.在VHDL中，如何描述時鐘信號上升沿和下降沿？請分別列舉兩種不同的方法14.敘述進程語句的語法格式，并說明各組成部分的功能和作用。（回答要詳細）process（敏感信號表）進程說明部分begin順序處理語句endprocess標號；1. 敏感信號表內(nèi)為信號列表，該表內(nèi)的信號的變化將引起進程的執(zhí)行。多數(shù)VHD繪合器要求敏感信號表必須列出本進程中所有輸入信號名。2. 進程說明用來定義在該進程中需要用到的局部量，如變量、常數(shù)等，在此處定義的變量是局部量，只能在該進程中使用，其他地方不能使用。特別強調(diào)在進程說明部分只能定義局部變量，不能定義信號和共享變量。3. 順序描述語

10、句是一段順序執(zhí)行的語句，具體描述進程的行為.如：信號賦值，變量賦值，if語句，case語句等。15.進程的敏感信號表具有什么作用？列出敏感信號時應(yīng)注意什么？（回答要詳細）答：敏感信號表中有多個敏感信號時，其中任一個信號的變化都會引起進程啟動，寫敏感信號表時，盡量將在進程中被讀取的信號列全。若無敏感信號表，就必須放一個WAIT語句在進程內(nèi)作為進程啟動語句16.進程設(shè)計要點是什么?（回答要詳細）?PROCES用一無限循環(huán)語句?PROCES阱的順序語句具有明顯的順序/并行運行雙重性進程內(nèi)部只能加載順序語句，但進程本身是并行語句出現(xiàn)在結(jié)構(gòu)體中，它與其他并行結(jié)構(gòu)或進程之間在結(jié)構(gòu)體中是并行運行的?進程語句

11、本身是并行語句?一個進程中只允許描述對應(yīng)于一個時鐘信號的同步時序邏輯?進程必須由敏感信號的變化來啟動敏感信號表中有多個敏感信號時，其中任一個信號的變化都會引起進程啟動，寫敏感信號表時，盡量將在進程中被讀取的信號列全。無敏感信號表，就必須放一WAIT語句在進程內(nèi)作為進程啟動語句?信號是多個進程間的通信線在結(jié)構(gòu)體中多個進程可以并行運行，多個進程之間的通信是通過信號來實現(xiàn)。因此，在任一進程的進程說明部分不允許定義信號第6章PPT課件作業(yè)1. 順序語句和并行語句分別有哪些？順序語句和并行語句主要有什么區(qū)別？2. 用IF和when-else語句編寫全加器（自己結(jié)合PPT,編程實現(xiàn)。）3. 用元件例化法實

12、現(xiàn)4位加法器。（自己結(jié)合2位加法器的方法，編程實現(xiàn)。）4. 閱讀下面的程序，分析其實現(xiàn)的邏輯功能，并說明是時序邏輯還是組合邏輯libraryieee;Useieee.std_logic_1164.all;EntitydecoderisPort（a:instd_logic_vector（9downto0）；c:outintegerrange0to9；）endEntitydecoder;architectureoneofdecoderisbeginwithaselectc<=0when“0000000001”,1when“0000000010”,2when“0000000100”,3when

13、“0000001000”,4when“0000010000”,5when“0000100000”,6when“0001000000”,7when“0010000000”,8when“0100000000”,9when“1000000000”,0whenothers;endarchitectureone;組合電路：譯碼電路。從低位到高位依次判斷10位2進制數(shù)的哪一位是高電平，并輸出高電平所在數(shù)據(jù)位置。5. 結(jié)構(gòu)體的描述方式有幾種方式？各有什么特點？：只需描述輸入與輸出的行為，不關(guān)注具體的電路實現(xiàn)，一般通過一組順序的VHDL!程來反映設(shè)計的功能和算法；：這種描述將數(shù)據(jù)看成從設(shè)計的輸入端到輸出端，通

14、過并行語句表示這些數(shù)據(jù)形式的改變，即信號到信號的數(shù)據(jù)流動的路徑和形式進行描述；:多用在多層次的設(shè)計中，通過調(diào)用庫中得元件或已經(jīng)設(shè)計好的元件，進行組合來完成實體功能的描述，它只表示元件和元件之間的互連.6.下面是三人表決器的VHDL描述，分析其實現(xiàn)機制，并說明三個不同的結(jié)構(gòu)體分別用了什么描述方法。libraryieee;Useieee.std_logic_1164.all;Entityvoter3isPort(a,b,c:inbit；m:outbit)；endEntityvoter3;結(jié)構(gòu)體描述方法1：(屬于結(jié)構(gòu)體的數(shù)據(jù)流描述方式。)architectureoneofvoter3isbeginw

15、itha&b&cselectm<=1when“110”|“101”|“011”|“111”,0whenothers;endarchitectureone;結(jié)構(gòu)體描述方法2：(采用了進程，屬于結(jié)構(gòu)體的行為描述方式)architecturetwoofvoter3isbeginprocess(a,b,c)constantlookuptable:bit_vector(0to7):=“00010111”;variableindex:natural;beginindex:=0;ifa=1thenindex:=index+1;endif;ifb=1thenindex:=index+2;

16、endif;ifc=1thenindex:=index+4;endif;m<lookuptable(index);endprocess;endarchitecturetwo;結(jié)構(gòu)體描述方法3：(采用元件例化，調(diào)用了其他元件，屬于結(jié)構(gòu)體的結(jié)構(gòu)描述方式)architecturethreeofvoter3iscomponentand2port(in1,in2:inbit;out1:outbit);endcomponent;componentor2port(in1,in2,in3:inbit;out1:outbit);endcomponent;signalw1,w2,w3:bit;beginga

17、te1:and2portmap(a,b,w1);gate2:and2portmap(b,c,w2);gate3:and2portmap(a,c,w3);gate4:or3portmap(w1,w2,w3,m);endarchitecturethree;第8章PPT課件作業(yè)1.設(shè)計一個比較電路，當輸入的8421BCD碼值大于4時，輸出為1,否則輸出為0(自己編寫。)LIBRARYIEEE;-8421比較電路方法1USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYc

18、omparaISPORT(a:INSTD_LOGIC_VECTOR(3DOWNTO0);Y:OUTSTD_LOGIC);ENDENTITYcompara;ARCHITECTUREoneOFcomparaISBEGINprocess(a)beginif(a>4)and(a<=9)theny<='1'elsey<='0'endif;endprocess;ENDARCHITECTUREone;LIBRARYIEEE;-8421比較電路方法2USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.AL

19、L;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYcompara2ISPORT(a:INSTD_LOGIC_VECTOR(3DOWNTO0);Y:OUTSTD_LOGIC);ENDENTITYcompara2;ARCHITECTUREoneOFcompara2ISBEGINprocess(a)beginifa="0000"theny<='0'elsifa="0001"theny<='0'elsifa="0010"theny<='0'elsif

20、a="0011"theny<='0'elsifa="0100"theny<='0'elsifa="0101"theny<='1'elsifa="0110"theny<='1'elsifa="0111"theny<='1'elsifa="1000"theny<='1'elsifa="1001"theny<='1&#

21、39;elsifa="1010"theny<='0'elsifa="1011"theny<='0'elsifa="1100"theny<='0'elsifa="1101"theny<='0'elsifa="1110"theny<='0'elsey<='0'endif;endprocess;ENDARCHITECTUREone;NaneQps2C.2ns40,0ns6

22、1,ns60)TIE11111nsJ國A40dia243¥LLJCJJ1iCLJ:目、3GDCE299U4X153q3aru_IIII11H12. 編程實現(xiàn)3-8譯碼器。（結(jié)合數(shù)碼管譯碼器的方法，查詢資料編寫）3. 編程實現(xiàn)2個數(shù)相加的加法器。其中加數(shù)和被加數(shù)均為4位二進制數(shù)。（結(jié)合PPT的位加法器，編程實現(xiàn)）4. 8位右移寄存器（自己編寫。）5.6.7.一、名詞解釋1. VHDL（VeryhighspeedintergatedcircuitHardwareDescriptionLanguage）:非常高速集成電路的硬件描述語言。2. 實體說明：用來描述電路器件的外部情況及各信號端口

23、的基本性質(zhì)。3. 結(jié)構(gòu)體:通過若干并行語句來描述設(shè)計實體的邏輯功能（行為描述）或內(nèi)部電路結(jié)構(gòu)（結(jié)構(gòu)描述），從而建立設(shè)計實體輸出與輸入之間的關(guān)系。4. 類屬表:用來確定設(shè)計實體中定義的局部常數(shù)，用以將信息參數(shù)傳遞到實體，用類屬表指明器件的一些特征。最常用的是上升沿和下降沿之類的延遲時間，負載電容、驅(qū)動能力和功耗等。5. 數(shù)據(jù)對象:數(shù)據(jù)對象是數(shù)據(jù)類型的載體，共有三種形式的對象：Constant（常量）、Variable（變量）、Signal（信號）。6. 并行語句:并行語句有五種類型，可以把它們看成結(jié)構(gòu)體的五種子結(jié)構(gòu)。這五種語句結(jié)構(gòu)本身是并行語句，但內(nèi)部可能含有并行運行的邏輯描述語句或順序運行的邏

24、輯描述語句，如進程內(nèi)部包含的即為順序語句。五種語句結(jié)構(gòu)分別為塊語句、進程語句、信號賦值語句、子程序調(diào)用語句和元件例化語句。7. 程序包:程序包可定義一些公用的子程序、常量以及自定義數(shù)據(jù)類型等。各種VHDL編譯系統(tǒng)都含有多個標準程序包，如Std-Logic-1164和Standard程序包。用戶也可已自行設(shè)計程序包。程序包由兩個獨立的單元組成：程序包聲明單元和程序包體單元構(gòu)成。二、寫出下列縮寫的中文（或者英文）含義1. ASIC專用集成電路2. FPGA現(xiàn)場可編程門陣列3. IP知識產(chǎn)權(quán)核（軟件包）4. JTAG聯(lián)合測試行動小組5. VHDL超高速集成電路硬件描述語言6. FPGA現(xiàn)場可編程門陣

25、列7. RTL寄存器傳輸級8. SOPC可編程片上系統(tǒng)EAB嵌入式陣列塊HDL硬件描述語言9. LPM參數(shù)可定制宏模塊庫10. RTL寄存器傳輸級11. UAR伸口(通用異步收發(fā)器)12. ISP在系統(tǒng)編程13. IEEE電子電氣工程師協(xié)會14. ASIC專用集成電路15. LAB邏輯陣列塊16. IP核：是指完成某種功能的設(shè)計模塊。17. FPGA現(xiàn)場可編程門陣列。18. SOC系統(tǒng)芯片，是指把一個完整的系統(tǒng)集成在一個芯片上。19. HDL:硬件描述語言，是一種用文本形式來描述和設(shè)計電路的語言。20. 綜合：指的是將較高層次的設(shè)計描述自動轉(zhuǎn)化為較低層次描述的過程。能夠?qū)⒃韴D或HDL語言表達

26、成描述的電路功能轉(zhuǎn)化為具體結(jié)構(gòu)網(wǎng)表的工具。21. 適配：將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標器件中，并產(chǎn)生最終的可下載文件。22. 仿真：對所設(shè)計電路的功能的驗證。23. 編程：把適配后生成的編程文件裝入到PLD器件中的過程。24. 參數(shù)化模塊庫：參數(shù)化模塊庫中是一些經(jīng)過驗證的功能模塊，用戶可以根據(jù)自己的需要設(shè)定模塊的端口和參數(shù)，即可完成模塊的定制。25. PLD：可編程邏輯器件(ProgrammableLogicDevice)26. PLA：可編程邏輯陣列(ProgrammableLogicArray)27. PAL可編程陣列邏輯(ProgrammableArrayLogic)28. G

27、AL.:通用陣列邏輯(GenericArrayLogic)29. CPLD復(fù)雜可編程邏輯器CComplexProgrammableLogicDevice)30. ASIC:專用集成電路(ApplicationSpecificIntegratedCircuit)31. ISP在系統(tǒng)編程(In-SystemProgrammable)三、填空題1. CPLD的基本結(jié)構(gòu)看成由可編程邏輯宏單元、可編程I/O控制模塊和可編程內(nèi)部連線等三部分組成。2. FPGA由可編程邏輯塊（CLB）、可編程互連單元（I/O）和可編程互連三種可編程電路和一個SRAM結(jié)構(gòu)的配置存儲單元組成。3. CPLD是基于乘積項的可編程

28、結(jié)構(gòu),即由可編程的與陣列和固定的或陣列來完成功能。而FPGA采用查找表LUT結(jié)構(gòu)的可編程結(jié)構(gòu)。4. 硬件描述語言（HDL）是EDA技術(shù)的重要組成部分，是電子系統(tǒng)硬件行為描述、結(jié)構(gòu)描述、數(shù)據(jù)流描述的語言。它的種類很多，如VHDL、VerilogHDL、AHDL。5. VHDL的基本描述語句包括一系列順序語句和并行語句兩大基本描述語句。6. VHDL的庫分為兩類：設(shè)計庫和資源庫。7. 利用EDA技術(shù)進行電路設(shè)計時設(shè)計輸入有多種方式，如：波形輸入方式、原理圖輸入方式、文本輸入方式。8. VHDL實體部分的端口模式用來說明信號的流動方向，共有四種類型：OUT、BUFFER、INOUT。9. 結(jié)構(gòu)體的結(jié)

29、構(gòu)化描述主要描述電路的組成，即元件之間的互連。主要用元件例化語句和生成語句來實現(xiàn)。10. VHDL語言的操作符有四種，即邏輯運算符、關(guān)系運算符、算術(shù)運算符、并置運算符。11. EDA即電子設(shè)計自動化。12、CPLD和FPGA統(tǒng)稱為高密度可編程邏輯器件13、可編程邏輯器件的設(shè)計過程可以分為四個步驟_設(shè)計入_,_設(shè)計實現(xiàn),設(shè)計校驗，下載編程14、目前應(yīng)用最廣泛的HDL十件描述語言）有VHDL_,_Verilog-HDL15、構(gòu)成一個完整的VHDL語言程序的五個基本結(jié)構(gòu)是實體，結(jié)構(gòu)體，庫,_程序包,配置_。VHDL的實體說明部分（ENTITY）主要功能是描述電路的外部接口16、VHDL中有三種基本的

30、數(shù)據(jù)對象，分別是賞量、_B#、變量。在VHDL語句中，“-”符號表示注釋17、在VHDL中，把“DATA”定義為信號，數(shù)據(jù)類型為整數(shù)的語句O在VHDL中，語句CLKEVENTANDCLK=1'表示信號CLK的上升沿VHD10、VHDLS序文件的擴展名是18 .將硬件描述語吉轉(zhuǎn)化為硬件電路的重要工具軟件稱為HDL綜合器。19 .EDA的設(shè)計輸入主要包括文本輸入方式、圖形輸入和波形輸入方式。20 .文本輸入是指采用硬件描述語言進行電路設(shè)計的方式。21 .功能仿真是在設(shè)計輸入完成之后，選擇具體器件進行編譯之前進行的邏輯功能驗證，因此又稱為前仿真。22 .時序仿真是在選擇了具體器件并完成布局、

31、布線之后進行的時序關(guān)系仿真，因此又稱為后仿真或延時仿真。23.硬件描述語言HDL給PLD和數(shù)字系統(tǒng)的設(shè)計帶來了更新的設(shè)計方法和理念，產(chǎn)生了目前最常用的并稱之為自頂向下（Top-Down）的設(shè)計法。24. EDA設(shè)計流程包括設(shè)計準備、設(shè)計輸入、設(shè)計處理和器件編程四個步驟。25. EDA的設(shè)計驗證包括功能仿真、時序仿真和器件測試三個過程。26. EDA工具大致可以分為設(shè)計輸入編輯器、仿真器、HDL綜合器、適配器（或布局布線器）和下載器等五個模塊。27、VHDL的實體由實體聲明部分和結(jié)構(gòu)體組成。28、VHDL的實體聲明部分指定了設(shè)計單元的輸入/輸出端口或引腳,它是設(shè)計實體對外一個通信界面，是外界可以

32、看到的部分。29、VHDL的結(jié)構(gòu)體用來描述設(shè)計實體的邏輯結(jié)構(gòu)和邏輯功能，它由VHDL語句構(gòu)成，是外界看不到的部分。30、在VHDL的端口聲明語句中，端口方向包括IN（輸入）、OUT（輸出）、INOUT（雙向）和BUFFER（具有讀功能的輸出）。31、VHDL的變量（VARIABLE是一個局部量，它只能在進程、函數(shù)和過程中聲明和使用。32、VHDL的信號（SIGNAL是一種數(shù)值容器，不僅可以容納當前值，也可以保持歷史值。33、在VHDL中，標準邏輯位數(shù)據(jù)有九邏輯值。34、VHDL的順序語句只能出現(xiàn)在進程、過程和函數(shù)中.是按程序書寫的順序自上而下、一條一條地執(zhí)行。35、VHDL并行語句在結(jié)構(gòu)體中的

33、執(zhí)行是并行運行的,其執(zhí)行方式與語句書寫的順序無關(guān)。36、在VHDL的各種并行語句之間，可以有信號來交換信息。37、VHDL的PROCESS進程）語句是由順序語句組成的,但其本身卻是并行語句。38、VHDL的并行信號賦值語句的賦值目標必須都是信號。39、VHDL的子程序有過程和函數(shù)兩種類型。40、VHDL的過程分為過程首和過程體兩部分，調(diào)用前需要將它們裝入程序包中。41、VHDL的函數(shù)分為函數(shù)首和函數(shù)體兩部分,調(diào)用前需要將它們裝入程序包中。42、元件例化是將預(yù)先設(shè)計好的設(shè)計實體作為一個元件，連接到當前設(shè)計實體中一個指定的端口。43、程序包是用VHDL語言編寫的，其源程序也需要以HD文件類型保存。

34、44、VHDL的源文件是用EDA工具的文本編輯方式輸入的，因此稱為文本輸入設(shè)計法45、數(shù)字系統(tǒng)中常用的LSI（大規(guī)模集成電路）可分為非用戶定制申，路（又稱為通用集成中，路）、全用戶定制電路（又稱為專用集成電路和半用戶定制電路三種類型。46、可編程邏輯器件PLD屬千半用戶定制電路。47、利用EDA工具，設(shè)計者只需用硬件描述語言來完成對系統(tǒng)功能的描述,然后由計算機軟件自動完成設(shè)方t處理，得到PLD設(shè)計結(jié)果。48、 基于EDA技術(shù)的設(shè)計中，通常有兩種設(shè)計思路，一種是自頂向下的設(shè)計思路,一種是自底向上的設(shè)計思路。49、 IP核分為硬核、固核和軟核三種類型。50、 數(shù)字器件經(jīng)歷了從SSIM3、LSI到V

35、LSI直到現(xiàn)在的SOC51、數(shù)字系統(tǒng)的實現(xiàn)主要可選擇兩類器件，一類是可編程邏輯器件(PLD),另一類是專用集成電路(ASI。52、 基于FPGA/CPL湍件的數(shù)字系統(tǒng)設(shè)計主要包括設(shè)計輸入、綜合FPGA/CPL湍件適配、仿真和編程下載等步驟。53、 設(shè)計輸入有多種表達方式，最常用的是原理圖方式和HDL文本方式兩種。54、原理圖設(shè)計應(yīng)輸入源文件、然后創(chuàng)建工程、對設(shè)計進行編譯,之后進行波形仿真。55、在QuartusII創(chuàng)建工程要設(shè)定有關(guān)內(nèi)容如工程名、目標器件、選用的綜合器和仿真器等。56、在QuartusII中進行波形仿真需進行如下步驟：打開波形編輯器、輸入信號節(jié)點、編輯輸入信號波形、仿真器參數(shù)設(shè)

36、置和觀察仿真結(jié)果。57、SPLD(簡單的可編程邏輯器件)包括PROMPLAPAL和GAL四類器件。58、HDPLD(高密度可編程邏輯器件)主要包括CPL麗FPGA兩類器件。59、PLD器件按照可以編程的次數(shù)可以分為一次性編程器件和可多次編程器件兩類。四、選擇題1、 LIBRARYA;USEIEEE.STD_LOGIC_1164.ALL;A.IEEEB.STD2、ENTITYcounterISPORT(Clk:INSTD_LOGIC;Q:BUFFERSTD_LOGIC_VECTOR(2DOWNTO0);ENDB;A.counter23B.counterC.work3、ENTITYcounterI

37、SPORT(Clk:INSTD_LOGIC;Q:BUFFERSTD_LOGIC_VECTOR(2DOWNTO0);ARCHITECTUREaOF_BISA.counter23B.counterC.work4、ARCHITECTUREaOFmux4ISBEGINENDA;A.aB.bC.c5、LIBRARYIEEE;A.ALL;A.STD_LOGIC_1164B.IEEE_LOGIC_1164C.WORK_LOGIC_11646、下列是一個四選一的數(shù)據(jù)選擇器的實體，S,A,B,C,D是輸入端，Y是輸出端ENTITYmulti_4vISPORT(S:_ASTD_LOGIC_VECTOR(1DOWN

38、TO0);A,B,C,D:_A_STD_LOGIC;Y:_BSTD_LOGIC);ENDmulti_4v;A.INB.OUTC.BUFFER7、下面是一個計數(shù)器的實體，clk是輸入端，q是輸出端ENTITYcountclrISPORT(clk:_ASTD_LOGIC;q:CSTD_LOGIC_VECTOR(7DOWNTO0);ENDcountclr;ARCHITECTUREoneOFcountclrISBEGINA.INB.OUTC.BUFFER8、 ARCHITECTUREoneOFmulti_4vIS_BENDone;A.INB.BEGINC.END9、 PROCESS(clk)VARIABLEqtmp:STD_LOGIC_VECTOR(7DOWNTO0);_CIFclk'eventANDclk='1'THENENDPROCESS;A.INB.ENDC.BEGIN10、 CASEDISWHEN0_AS_C"0000001"-0A.=>B.>