(二)VLSI后端設(shè)計實現(xiàn)

1、VLSI后端設(shè)計實現(xiàn)一、后端設(shè)計的主要內(nèi)容 后端設(shè)計的主要工作是根據(jù)確定的生產(chǎn)工藝，把邏輯網(wǎng)表（或電路網(wǎng)表）轉(zhuǎn)化成物理層（版圖）的描述，版圖的描述可以轉(zhuǎn)化成掩模板（MASK），一種集成電路生產(chǎn)廠商普遍可以接受的生產(chǎn)母板。邏輯或電路網(wǎng)表物理設(shè)計制作MASK生產(chǎn)廠家DRCERCLVSLPE1、DRC（設(shè)計規(guī)則檢查） 設(shè)計規(guī)則是工藝廠家規(guī)定的對版圖設(shè)計的約束，只有在滿足約束條件下的版圖才能轉(zhuǎn)化為合格的MASK，否則就有可能在生產(chǎn)中產(chǎn)生一系列的問題。 版圖一般由三類元件組成： 晶體管（R、C、L）、連線、連接孔（含通空） 設(shè)計規(guī)則約束規(guī)定了一系列最小線寬、最小間距等的規(guī)則，主要包括： I、元件的最小尺

2、寸規(guī)則。 II、元件的互連規(guī)則，如線寬。 III、元件的間距規(guī)則。 層內(nèi)：同一層的設(shè)計規(guī)則，主要是寬度和間距。 層間：不同層間的設(shè)計規(guī)則，主要是元件層間規(guī)則和連接孔規(guī)則。1a1b1a：AL線最小寬度1b：AL線最小間距2a2a：AL線覆蓋接觸孔最小尺寸。3a3a：Poly和有源區(qū)的最小間距AL線接觸孔有源區(qū)多晶硅設(shè)計規(guī)則的描述形式I、 設(shè)計規(guī)則 是一個無量綱的參數(shù)， 設(shè)計規(guī)則就是建立以 為基礎(chǔ)的約束關(guān)系， 作為版圖設(shè)計中的標識尺寸是一個待定參數(shù)?？梢越y(tǒng)一代入1um、2um、0.5um等具體單位。II、um設(shè)計規(guī)則 以具體的絕對值作為約束單位，這些約束都是以um為單位。如上圖： 1a=2um,

3、如果是 設(shè)計規(guī)則， =1um,則1a=2 。2、ERC（電氣設(shè)計規(guī)則檢查） ERC就是檢查在版圖設(shè)計中是否符合電器設(shè)計規(guī)則，ERC主要檢查的內(nèi)容包括開路、短路、浮空、與電源和地是否連接、連接線是否能通過足夠的電流、是否滿足驅(qū)動能力的要求。3、LPE（版圖參數(shù)提取） I、提取元件如： 晶體管、R、C、L和寄生元件NMOS管GATEvssSDCII、參數(shù)計算 LPE工具根據(jù)廠家提供的工具，計算相應(yīng)的參數(shù)，如R、C、L的大小，晶體管的工作特性、連線的延遲等，生成標準的TDF（time delay file)文件，在做時序分析和后仿真時要用到這類文件。4、LVS檢查（版圖對線路檢查） 這一步主要是根據(jù)

4、LPE提取的線路（從版圖中提取得到）和原設(shè)計線路的對照檢查。 vssVddLayoutSchematic二、VLSI后端設(shè)計實現(xiàn)的幾種常用方法1、全定制設(shè)計實現(xiàn) 版圖設(shè)計師從最底層的單元開始設(shè)計，所有的單元都是由版圖設(shè)計師定制完成，包括邏輯門、I/O口、連線等。電路實現(xiàn)性能較好，但設(shè)計效率較低。主要適合于模擬電路和小規(guī)模電路的版圖實現(xiàn)（10萬門以下）。2、門陣列實現(xiàn)技術(shù) 門陣列是用大量同種門構(gòu)成的陣列，在排列緊密的單元行之間留有布線通道。一般我們把布線之前的門陣列稱為母片，用戶可以根據(jù)電路完成最終連線。3、基于標準單元庫的設(shè)計 標準單元就是經(jīng)過實踐驗證正確的電路單元的集合。包括電路符號庫、功能

5、參數(shù)庫和版圖描述庫三個部分。 I 、標準單元的特性 a、包括基本單元、宏單元、I/O單元。 b、 單元一般等高而不等寬。 c、Vdd和Vss的引出端一般在頂部或底部。VDDVSSVDDVSSAYABYINVnand2三、版圖設(shè)計實現(xiàn)的一般流程平面規(guī)劃布局全局布線詳細布線DRC/ERC/LVS版圖設(shè)計實現(xiàn)的一般流程數(shù)據(jù)通路RAM標準單元標準單元標準單元標準單元VddI/OVssVddI/OVss布線通道1、平面規(guī)劃2、布局 布局就是在平面規(guī)劃完成后，根據(jù)約束條件將各模塊的位置安排妥當(dāng)，為后續(xù)的布線提供比較好的條件。 布局的準則如下： I、盡量減少互連線的總長度 II、創(chuàng)造條件滿足關(guān)鍵路徑的時序要

6、求。 III、設(shè)法使互連的擁擠程度最小化。3、布線 布線是版圖設(shè)計的最后一步，這一步將全部單元端口之間的所有物理實體互連線全部確定，包括線長、線寬、過孔等。 全局布線詳細布線布線是一種預(yù)布線，選用布線通道，對塊內(nèi)、塊外的的詳細布線作出規(guī)劃。詳細布線就是對規(guī)劃的塊內(nèi)和塊外的布線要求加以詳細實施。一般目標I、布通概率最大化。II、總的互連線長度最小化。III、關(guān)鍵路徑延遲最小化。4、設(shè)計檢查 I、DRC（設(shè)計規(guī)則檢查） II、ERC（電氣規(guī)則檢查） III、LVS （版圖電路對照檢查） IV、 LPE（版圖參數(shù)提取）及后仿真。版圖設(shè)計例子1-反相器單元設(shè)計1、版圖設(shè)計中各層次說明N+N+2有源區(qū)N

7、+: NMOS管的S、DP+: PMOS管的S、DN+N+4Poly：多晶硅，作為MOS管的Gate， 或作為信號連線。N+N+5Contact: 接觸孔，1、連接有源區(qū)和金屬層，2、連接多晶硅和金屬層。N+N+6Metal：金屬層，信號互連，電源和地。P+P+3P+: PMOS管的S、D1Nwell: N阱，PMOS管所在的區(qū)域。SiO2；氧化層，層與層之間的隔離絕緣，柵下面叫柵氧，厚度比較薄。其它地方叫場氧，厚度比較厚。P型硅片(襯底）P+P+ VDDN+N+VSS NwellVSSVDDYAYAA2、INV：剖面圖和版圖對照NMOSPMOSAVSSVDDY3、INV另外一種版圖形狀NMOSPMOS版圖設(shè)計例子2-2輸入與非門(或非門）單元設(shè)計AVSSVDDNMOS BYPMOSVSSVDDNMOSPMOSBAYAVSSVDDNMOS BPMOSYVSSVDDNMOSPMOSBAY版圖設(shè)計例子3-傳輸門單元設(shè)計VSSVDDYNMOSPMOSAClk+CLK-版圖設(shè)計例子4-單元信號互連AN BN ABYVSSVDDABANBNYSchematicLayout布線通道布線通道元件PMOSNMOS版圖設(shè)計例子5-I/O口電路1、Input壓焊點（封裝引點）VSS