電子專(zhuān)業(yè)面試筆試題庫(kù)師-師兄師姐們留下的

1、題目篇：Gate Level Circuit Design1. Implement XOR logic with 1 MUX and 1 INV；2. Implement A+B+C with NAND gate；3. Draw the D Flip-Flop structure；4. Clock Divider by 2/3/4；5. Using flip-flop and logic-gate , design a 1-bit adder with carry-in and current-stage, carry-out and next-stage；6. Please draw sch

2、ematic of a common SRAM cell with 6 transistors , point out which nodes can store data and which node is word line control? Verilog Coding1. 狀態(tài)機(jī)：常見(jiàn)的是序列檢測(cè)，考察狀態(tài)轉(zhuǎn)換圖和代碼；2. 實(shí)現(xiàn)異步復(fù)位的8位存放器；3. 實(shí)現(xiàn)2/3/4分頻電路；4. 用VERILOG或VHDL寫(xiě)一段代碼,實(shí)現(xiàn)消除一個(gè)glitch；5. 用Verilog/VHDL寫(xiě)一個(gè)fifo控制器(包括空,滿(mǎn),半滿(mǎn)信號(hào); 同步or異步)；STA & Synthesis Ba

3、sic1. Setup & Hold time概念，如何消除violation，怎樣計(jì)算最大頻率；2. Removal & Recovery time；3. STA vs. PostSim；4. False Path ；5. Multi-Cycles；6. Clock Gating Cell (ICG) Insertion ；7. 分析兩次DC的結(jié)果不同的原因，Memory局部的面積前后相差26%，logic core局部的面積前后相差17%。8. 同步復(fù)位和異步復(fù)位DFF電路上的區(qū)別。9. 給一段代碼，畫(huà)出綜合后電路。10. DC和STA的根底性問(wèn)題，?專(zhuān)用集成電路設(shè)計(jì)實(shí)用教

4、程?一書(shū)都可以覆蓋到。Crossing clock Domain的設(shè)計(jì)方法，很重要的知識(shí)點(diǎn)。Verilog Coding style:1. 完備的Case, if 語(yǔ)句，如果不完備，會(huì)產(chǎn)生什么后果；2. 敏感列表的完備性，如果不完備，產(chǎn)生的后果是什么；3. 阻塞、非阻塞的區(qū)別；4. = 和 = 的區(qū)別；5. casex, casez的用法；Perl：主要是考察根本的用法，目前為止考察到最難的題目是使用Hash對(duì)學(xué)生按照分?jǐn)?shù)、名字字母先后的順序進(jìn)行排序，小駱駝書(shū)里面有類(lèi)似的題目。Gvim & UNIX Skill：每天和效勞器打交道，這些都不會(huì)有什么問(wèn)題。Special SubjectS

5、OC/ASIC/FPGA的設(shè)計(jì)FLOW以及使用到的工具；從Spec定義到GDSII文件提交對(duì)根本概念和名詞的解釋?zhuān)篠TA , ECO, SPEF, CTS, DRC, LVS 等Flip-Flop vs. Latch；低功耗的設(shè)計(jì)的方法；如何保證verification的覆蓋率；ASIC設(shè)計(jì)移植到FPGA上時(shí)，需要注意什么問(wèn)題；如何重組邏輯路徑，消除競(jìng)爭(zhēng)冒險(xiǎn)；CMOS反相器的VTC曲線(xiàn)、CMOS邏輯電路的設(shè)計(jì)；SoC芯片：芯片架構(gòu)，數(shù)據(jù)通路，如何保證帶寬，片外信號(hào)的消抖，AHB/AXI總線(xiàn)；Cache的映射機(jī)制；Post-Sim中不同Corner的區(qū)別；FPGA的下載方式；芯原筆試1. 十道圖

6、形推理題2. SDRAM FLASH 各種存儲(chǔ)器的概念，以及在SOC中的應(yīng)用3. 存儲(chǔ)器內(nèi)建自測(cè)試的概念4. 建立時(shí)間保持時(shí)間的解釋5. 用verilog寫(xiě)除6 6分頻？不太理解題目的意思6. 中斷向量表的解釋7. skew latency uncertainly 的解釋?zhuān)貌ㄐ萎?huà)下8. 其他已忘tl_marvell面經(jīng)1. FPGA全局時(shí)鐘和局部時(shí)鐘的概念？2. 分頻怎么實(shí)現(xiàn)？counter？3. FPGA怎么約束？4. SPI傳數(shù)據(jù)setup/hold time 怎么確定？5. 有沒(méi)有用腳本跑過(guò)FPGA？6. RVDS產(chǎn)生的機(jī)器碼里面是什么內(nèi)容？7. 同步復(fù)位和異步復(fù)位區(qū)別，優(yōu)缺點(diǎn)？8.

7、如何解決亞穩(wěn)態(tài)？9. RVDS驗(yàn)證IP的時(shí)候每個(gè)function寫(xiě)段代碼去仿一下，效率不高，怎么提高效率?新思面試9月11日 Synopsys 上海面試1 小時(shí)面試 + 4輪專(zhuān)業(yè)面試 + 午飯時(shí)間閑談 + HR 面試筆試內(nèi)容： 1. Verilog 編程 ： 分頻2. Setup time 建立時(shí)間分析3. Isolation cell4. PAE5. ECO6. 編程 乘法口訣表 表中找出區(qū)號(hào) 1234! 中有幾個(gè)0專(zhuān)業(yè)面試：1. SoC 工程簡(jiǎn)介 2. 時(shí)序上遇到的問(wèn)題以及解決方法, 以及congestion 解決方案3. 英文介紹 SoC工程4. 家鄉(xiāng)專(zhuān)業(yè)面試21. SoC 工程流程2.

8、 細(xì)致的時(shí)序問(wèn)題修改方案 (1) 在 CTS時(shí)遇到 以及解決方案 (2) setup 和 hold violation (3) 手動(dòng)修改setup 和 hold 的方法 (4) CTS 流程 (5) double space 作用 (6) congestion map 和 overflow (7) Routing 后的時(shí)序3.使用的新思的工具以及熟練程度4.家鄉(xiāng)及個(gè)人歸屬問(wèn)題5.為何要參加新思6.如果你只看中新思的資源，一年后你離職了怎么辦？7.你在工程中交流的對(duì)象有哪些？8.你喜歡交流嗎？ 你是個(gè)細(xì)心的人嗎？9.你的個(gè)人如何？你在學(xué)校有參加過(guò)什么社團(tuán)嗎？或者有什么演出嗎？10.你的課余生活是

9、怎么樣的？11.你的抗壓力如何？如果客戶(hù)不講理怎么辦？如何釋放壓力？12.你會(huì)以問(wèn)別人問(wèn)題為恥嗎？13.什么時(shí)候告訴老板你無(wú)法勝任工作？14.用英語(yǔ)自我介紹專(zhuān)業(yè)面試3：1. 用Verilog 編ALU2. SoC 的IO選擇及排列？ 電源規(guī)劃及整個(gè)SoC工程介紹，手動(dòng)修hold的方法3. tcl 編程4. 智力題，9個(gè)球，里面有一個(gè)重一些或者輕一些，用天平找出最重的那個(gè)，計(jì)算需要幾次？最好情況下專(zhuān)業(yè)面試4：1. 分析試卷，延伸細(xì)節(jié)2. 引導(dǎo)出你想出的方案3. 分析1024！中有幾個(gè)0的解決方案？4.英文自我介紹5.是否熟悉ICC？HR面試1. 談?wù)劰ぷ鲗?duì)你意味著什么？2. 除新思之外，其他意向

10、？3. 為什么要選新思？4. 英文自我介紹2021.9.12 Marvell Central Engineer 1. 工程上的問(wèn)題，對(duì)照簡(jiǎn)歷，講講你自己的設(shè)計(jì)的模塊，模塊的內(nèi)部結(jié)構(gòu)， 各個(gè)模塊是怎么設(shè)計(jì)的？期間會(huì)交叉性的問(wèn)一些問(wèn)題，比方，異步時(shí)鐘設(shè)計(jì)， 同步復(fù)位，異步復(fù)位，等等。 所以一定要把簡(jiǎn)歷上寫(xiě)的工程上的事情弄清楚。 (1). 異步時(shí)鐘的設(shè)計(jì) (2). 同步復(fù)位異步復(fù)位 (3). 設(shè)計(jì)流程以及設(shè)計(jì)方法2. DFV的工程師問(wèn)了一些問(wèn)題 (1). C語(yǔ)言的程序中執(zhí)行的第一個(gè)函數(shù)是什么？是main函數(shù)嗎？ (2). DFV是什么？你是怎么理解的？ (3). C語(yǔ)言編譯成的可執(zhí)行文件有哪幾局部組

11、成？ (4). 靜態(tài)變量與局部變量的區(qū)別？以及各自的特點(diǎn)？Marvell1個(gè)半小時(shí)，3人：IP Designer,Verification Engineer,小bossIP Designer：工程簡(jiǎn)介設(shè)計(jì)模塊測(cè)試向量如何生成，如何驗(yàn)證所設(shè)計(jì)模塊功能是否正確插曲：Verification Engineer職責(zé),考慮對(duì)于模塊可能出現(xiàn)的各種情況，設(shè)計(jì)對(duì)應(yīng)的電路進(jìn)行測(cè)試，據(jù)此判斷模塊的可靠性并指出可能存在的問(wèn)題。例：設(shè)計(jì)case使模塊進(jìn)入異常狀態(tài)，而模塊能從異常狀態(tài)中恢復(fù)或給出相應(yīng)的中斷信號(hào)，那么證明設(shè)計(jì)可行。Coverage 100%，工業(yè)級(jí)RTL代碼要求每一句都能被執(zhí)行到。setup與hold t

12、ime的定義，如出現(xiàn)無(wú)法收斂的情況應(yīng)如何處理set false path的目的異步信號(hào)的交互問(wèn)題Verification Engineer：要求介紹通信系統(tǒng)中同步的概念和處理方法，針對(duì)性提出問(wèn)題用于同步和信道估計(jì)的訓(xùn)練序列為何放置在幀頭，提出gsm中訓(xùn)練序列位于幀中間的例子，要求作出你認(rèn)為合理的解釋再一次講解了Verification的工作內(nèi)容，不僅要熟悉verification的內(nèi)容，對(duì)于IP的設(shè)計(jì)方法也應(yīng)有一定了解。進(jìn)入公司后這兩方面的工作都會(huì)有接觸。小boss：介紹自己的職場(chǎng)規(guī)劃和目標(biāo)，對(duì)公司的一些看法聊天IBM: 1. 芯片的功耗，降低功耗的方法。2. 芯片能跑的時(shí)鐘，設(shè)計(jì)以及RTL

13、coding的時(shí)候，怎么確保設(shè)計(jì)的模塊能跑到那樣的時(shí)鐘。3. C+，C，java，以及面向過(guò)程和面向?qū)ο蟮膮^(qū)別。4. C中，指針和引用的區(qū)別。5. 設(shè)計(jì)16bit的加法器乘法器怎么設(shè)計(jì)。IBM 孫毛：加法器的種類(lèi)；門(mén)控時(shí)鐘的結(jié)構(gòu)：奇數(shù)分頻和小數(shù)分頻Marvell_celluer1.用NAND2實(shí)現(xiàn)OR32.用verilog實(shí)現(xiàn)1.5分頻3.異步fifo結(jié)構(gòu)4.BIST外圍電路5.有1024個(gè)16bit有符號(hào)數(shù)據(jù)，從中得到最大的8個(gè)數(shù)，并且這8個(gè)數(shù)的順序不要求，用電路實(shí)現(xiàn)6.一個(gè)簡(jiǎn)單電路，寫(xiě)出根本的綜合腳本Marvell電面1 電面的主要有兩個(gè)人，一個(gè)人問(wèn)我基帶，主要是design的方面；另一個(gè)

14、問(wèn)我SOC的工程的問(wèn)題，主要是verification方面；2 電面的問(wèn)題主要是做過(guò)的工程，譬如基帶的整體框架，接收機(jī)有哪些組成，同步是怎么實(shí)現(xiàn)的，fifo是同步還是異步的，spi的問(wèn)題這個(gè)問(wèn)題卡住了，然后就沒(méi)有然后了；3 SOC的問(wèn)題主要是chip verification的流程，怎么保證DMA的工作的正確性，當(dāng)配置錯(cuò)誤但結(jié)果仍正確時(shí)，怎么查錯(cuò)，還有些比擬高端的問(wèn)題，譬如有什么更自動(dòng)化更能減少體力活的方法來(lái)進(jìn)行驗(yàn)證，或者我們要做好一款芯片，投入市場(chǎng)，要做好哪些方面的工作。4 最后提到了，是否呆在南京，晚些時(shí)候可能會(huì)有去上海的面試通知的答復(fù)。Marvell面試面試官1：1.阻塞，非阻塞+del

15、ay2.matlab，verilog寫(xiě)bit2sym模塊3.序列檢測(cè)器狀態(tài)圖.面試官2：1.異步fifo深度的計(jì)算2.最簡(jiǎn)單二分頻電路，并計(jì)算最大頻率，并有時(shí)鐘抖動(dòng)和偏移的情況下3.全加器的邏輯表達(dá)式4.FPGA原理，怎么實(shí)現(xiàn)可編程的5.跨時(shí)鐘域，使用握手信號(hào)時(shí)面試官3：1.buffer，coms搭buffer，為什么能去毛刺，怎樣用verilog來(lái)描述這一行為2.DC命令，Tcl命令3.DMA握手接口，為什么需要握手接口，當(dāng)執(zhí)行一個(gè)搬運(yùn)時(shí)配置存放器的流程4.有沒(méi)有深度為1的fifo其他人：1.異步fifo的原理2.五分頻電路，波形，電路實(shí)現(xiàn)3.最少2mux實(shí)現(xiàn)4mux4.狀態(tài)機(jī)編碼的方式有哪

16、些5.低功耗方法6.用MOS管搭觸發(fā)器，反相器，與非門(mén)，三態(tài)門(mén)NVIDIA筆試2021年1. 時(shí)序分割，不加流水級(jí)數(shù)2. 全加器3. 超前進(jìn)位加法4. 以上兩個(gè)哪個(gè)時(shí)序好5. 畫(huà)圖，異步復(fù)位6. 比擬區(qū)別 5 a=b, a=#5bSel?a:b; 與if else7. 一位信號(hào)的跨時(shí)鐘域的同步8. 設(shè)計(jì)電路，有握手信號(hào)同時(shí)有效的時(shí)候輸出數(shù)據(jù)，同時(shí)檢測(cè)輸入，如果檢測(cè)到1、2、3順序輸入的時(shí)候，下一個(gè)輸出無(wú)效9. 8bit相乘再加一個(gè)8bit的書(shū)，結(jié)果的位數(shù)10. X/4Y*9/8設(shè)計(jì)電路英文試卷，英文作答，如無(wú)要求不能使用verilog作答1.2個(gè)存放器之間setup time不滿(mǎn)足，要求不增加

17、stage，重新組合電路使之能正常工作2.超前進(jìn)位加法器verilog編寫(xiě)3.超前進(jìn)位加法器與普通加法器相比哪個(gè)有優(yōu)勢(shì)，為什么4.握 制+序列檢測(cè)的電路設(shè)計(jì)5.看電路畫(huà)輸出波形6.不同時(shí)鐘域的信號(hào)交互問(wèn)題，同步電路的stage數(shù)由何決定7.#5 a = b與a = #5 b的區(qū)別，if else與a = b?c:d的區(qū)別8.A、B、C為無(wú)符號(hào)整數(shù)，(A*B)+C是幾位，設(shè)計(jì)Z=X/4+9*Y/8的電路高通筆試40道選擇題，32單項(xiàng)選擇，8多項(xiàng)選擇，內(nèi)容涉及數(shù)字電路，模擬電路，板級(jí)電路，通信的知識(shí)。瑞晟筆試2021-9-16 一個(gè)小時(shí)1. 根據(jù)mos電路寫(xiě)表達(dá)式2. 兩個(gè)數(shù)據(jù)異或后再位與或者位或

18、什么意思。3. always塊，if 條件語(yǔ)句，會(huì)不會(huì)綜合成鎖存器。4. 關(guān)于標(biāo)準(zhǔn)單元你知道什么，寫(xiě)之。5. A=A+1,證明之。6. 0.18工藝的0.18指的是；工藝變小的影響。7. 根據(jù)建立時(shí)間，保持時(shí)間，計(jì)算組合邏輯的最大最小延時(shí)。8. 根據(jù)Verilog代碼用門(mén)電路或者觸發(fā)器、加法器、數(shù)據(jù)選擇器表示計(jì)數(shù)器9. 序列檢測(cè)，分為重復(fù)檢測(cè)和不重復(fù)檢測(cè)。10. C代碼寫(xiě)搜索算法大體。盛科網(wǎng)絡(luò)3. 寫(xiě)出任務(wù)與函數(shù)的異同點(diǎn)4. 同步復(fù)位與異步復(fù)位的區(qū)別及優(yōu)缺點(diǎn)6. 阻塞與非阻塞的區(qū)別，分別用于何種場(chǎng)合7. 給出兩端代碼的c的結(jié)果9Always (posedge clk)Begin A=#2b;c

19、<=a;endalways (posedge clk)beginc<=a;a=#2b;endinitial beginclk=0;a=0;b=0;#5Clk=1;A=1;#5Clk=0;A=0;#5Clk=1;B=1;#5Clk=0;8. setup time hold time定義及計(jì)算9. Verilog實(shí)現(xiàn)5分頻10. 找規(guī)律5+10=38+11=79+4=?附加題.cd,ls l,mkdir test,touch test,rm rf test思科面試三個(gè)房間，每個(gè)房間兩個(gè)面試官，每個(gè)房間半個(gè)小時(shí)。房間1：1.隨機(jī)數(shù)產(chǎn)生器，遍歷1-100，不得重復(fù)。2.一比特隨機(jī)數(shù)產(chǎn)生器，

20、產(chǎn)生1和0有權(quán)重。3.介紹工程。房間2：1.英語(yǔ)自我介紹。2.英文介紹工程，交談。3.同步，異步復(fù)位，跨時(shí)鐘域，DC綜合。4.寫(xiě)verilog代碼，大小可配計(jì)數(shù)器。房間3：1.狀態(tài)機(jī)設(shè)計(jì)，010,0110,01110序列檢測(cè)器。2.異步fifo中，almost full產(chǎn)生邏輯。CISCO數(shù)字集成電路設(shè)計(jì)根底知識(shí)，system verilog看代碼選擇輸出Realsil1.看MOS管求邏輯表達(dá)式2.理解(a5:0&b5:0)與(a5:0|b5:0)3.always塊是否一定綜合出存放器4.對(duì)于standard cell的認(rèn)識(shí)5.how to prove -A=A+1制程的0.18um代

21、表什么？隨著工藝尺寸的縮小給電路帶來(lái)哪些影響？7.setup與hold time的計(jì)算8.根據(jù)verilog代碼畫(huà)出綜合后的電路圖9.狀態(tài)轉(zhuǎn)移圖10.編程(preferred in C,C+,Java,SystemVerilog)Veisilicon英文試卷，中英文皆可作答1.智力題2.clock latency/skew/uncertaity/transition的概念，可以畫(huà)框圖3.setup/hold/recover/removal time的概念，可以畫(huà)框圖4.除6的除法器，verilog實(shí)現(xiàn)六選三作答：1.存儲(chǔ)器BIST相關(guān)，給出3種測(cè)試方法2.描述ROM,SRAM,SDRAM,FL

22、ASH，以及在SoC設(shè)計(jì)中的應(yīng)用3.時(shí)序深亞微米工藝下會(huì)有哪些影響，如何improve timing4.用spef做sta無(wú)問(wèn)題，而用sdf做后仿時(shí)出現(xiàn)功能錯(cuò)誤，應(yīng)該檢查哪里5.記不清，什么系統(tǒng)啟動(dòng)時(shí)各局部是如何工作CPU,Cache等6.Verification時(shí)Coverage相關(guān)，給出提高Coverage的方法Zte簡(jiǎn)答：1.什么是中斷？中斷如何處理？2.如何提高FPGA的時(shí)鐘頻率？3.無(wú)源雙端Si,j(i=1,2;j=1,2)的含義4.為什么減小上拉電阻可以提高I2C的工作速度？在保證通信系統(tǒng)正常工作的情況下為什么不減小上拉電阻？應(yīng)用：1.用JK觸發(fā)器設(shè)計(jì)計(jì)數(shù)器，要求能記錄輸入1的次數(shù)

23、2.CRC校驗(yàn)編碼8、從RTL synthesis到tape out之間的設(shè)計(jì)flow,并列出其中各步使用的tool.未知 9、Asic的design flow。威盛VIA 2003.11.06 上海筆試試題 10、寫(xiě)出asic前期設(shè)計(jì)的流程和相應(yīng)的工具。威盛 11、集成電路前段設(shè)計(jì)流程，寫(xiě)出相關(guān)的工具。揚(yáng)智電子筆試 先介紹下IC開(kāi)發(fā)流程： 1.代碼輸入design input) 用vhdl或者是verilog語(yǔ)言來(lái)完成器件的功能描述，生成hdl代碼 語(yǔ)言輸入工具：SUMMIT   VISUALHDL &

24、#160;           MENTOR   RENIOR 圖形輸入:    composer(cadence);              viewlogic (viewdraw) 2.電路仿真circuit simulation) 將vhd代碼進(jìn)行先前邏輯仿真，

25、驗(yàn)證功能描述是否正確 數(shù)字電路仿真工具：     Verolog：  CADENCE     Verolig-XL                SYNOPSYS    VCS           &

26、#160;    MENTOR      Modle-sim      VHDL :    CADENCE     NC-vhdl                SYNOPSYS  

27、;  VSS                MENTOR      Modle-sim 模擬電路仿真工具：                *ANTI HSpice pspice，spectre

28、0;micro microwave:    eesoft : hp 3.邏輯綜合synthesis tools) 邏輯綜合工具可以將設(shè)計(jì)思想vhd代碼轉(zhuǎn)化成對(duì)應(yīng)一定工藝手段的門(mén)級(jí)電路；將初級(jí)仿真 中所沒(méi)有考慮的門(mén)沿gates delay反標(biāo)到生成的門(mén)級(jí)網(wǎng)表中,返回電路仿真階段進(jìn)行再 仿真。最終仿真結(jié)果生成的網(wǎng)表稱(chēng)為物理網(wǎng)表。 12、請(qǐng)簡(jiǎn)述一下設(shè)計(jì)后端的整個(gè)流程？仕蘭微面試題目 13、是否接觸過(guò)自動(dòng)布局布線(xiàn)？請(qǐng)說(shuō)出一兩種工具軟件。自動(dòng)布局布線(xiàn)需要哪些根本元 素？仕蘭微面試題目 14、描述你對(duì)集成電路工藝的認(rèn)

29、識(shí)。仕蘭微面試題目 15、列舉幾種集成電路典型工藝。工藝上常提到0.25,0.18指的是什么？仕蘭微面試題 目 16、請(qǐng)描述一下國(guó)內(nèi)的工藝現(xiàn)狀。仕蘭微面試題目 17、半導(dǎo)體工藝中，摻雜有哪幾種方式？仕蘭微面試題目 18、描述CMOS電路中閂鎖效應(yīng)產(chǎn)生的過(guò)程及最后的結(jié)果？仕蘭微面試題目 19、解釋latch-up現(xiàn)象和Antenna effect和其預(yù)防措施.未知 20、什么叫Latchup?科廣試題 21、什么叫窄溝效應(yīng)? 科廣試題 22、什么是NMOS、PMOS、CMOS？什么是增強(qiáng)型、耗盡型？什么是PNP、NPN？他們有什么差異？仕蘭微面試題目 23、硅柵COMS工藝中

30、N阱中做的是P管還是N管，N阱的阱電位的連接有什么要求？仕蘭微面試題目 24、畫(huà)出CMOS晶體管的CROSS-OVER圖應(yīng)該是縱剖面圖，給出所有可能的傳輸特性和轉(zhuǎn)移特性。Infineon筆試試題 25、以interver為例,寫(xiě)出N阱CMOS的process流程,并畫(huà)出剖面圖?？茝V試題 26、Please explain how we describe the resistance in semiconductor. Compare  the resistance of

31、60;a metal,poly and diffusion in tranditional CMOS process.威 盛筆試題circuit design-beijing- 27、說(shuō)明mos一半工作在什么區(qū)。凹凸的題目和面試 28、畫(huà)p-bulk 的nmos截面圖。凹凸的題目和面試 29、寫(xiě)schematic note？， 越多越好。凹凸的題目和面試 30、寄生效應(yīng)在ic設(shè)計(jì)中怎樣加以克服和利用。未知 31、太底層的MOS管物理特性感覺(jué)一般不大會(huì)作為筆試面試題，因?yàn)槿俏㈦娮游锢恚?/p>

32、公 式推導(dǎo)太羅索，除非面試出題的是個(gè)老學(xué)究。IC設(shè)計(jì)的話(huà)需要熟悉的軟件: Cadence,  Synopsys, Avant，UNIX當(dāng)然也要大概會(huì)操作。 32、unix 命令cp -r, rm,uname。揚(yáng)智電子筆試資料個(gè)人收集整理，勿做商業(yè)用途AMD 2021 ASIC DesignPart I1、用cmos搭Z=!( (A&B)| C | D )2、 To implement any combinational logic, what is the minimum set of logic gate? Why there are so many types of standard cells in the library?3、What is Register file, one port embedded RAM, two port embedded RAM?4、Explain how current STA tools calculate the delay using .lib (including cell delay and wire delay)5、