微電子學Chap06

1、集成電路設計的集成電路設計的CAD系統(tǒng)系統(tǒng)北京大學北京大學ICCAD系統(tǒng)概述系統(tǒng)概述ICCAD系統(tǒng)的發(fā)展系統(tǒng)的發(fā)展第一代：第一代：60年代末：版圖編輯和檢查年代末：版圖編輯和檢查第二代：第二代：80年代初：原理圖輸入、邏輯模擬向下年代初：原理圖輸入、邏輯模擬向下第三代：從第三代：從RTL級輸入向下，包括行為仿真、行級輸入向下，包括行為仿真、行為綜合、邏輯綜合等為綜合、邏輯綜合等流行的流行的CAD系統(tǒng)：系統(tǒng)：Cadence, Mentor Graphics, Viewlogic, Compass，Panda等等 ICCAD系統(tǒng)的理想作用：實現(xiàn)完全的自動化設計，系統(tǒng)的理想作用：實現(xiàn)完全的自動化設計

2、，設計出各種各樣的電路設計出各種各樣的電路 ICCAD系統(tǒng)的實際作用系統(tǒng)的實際作用設計信息輸入：設計信息輸入：語言輸入編輯工具語言輸入編輯工具高層次描述的圖形輸入工具：高層次描述的圖形輸入工具：VHDL、Verilog功能圖輸入、邏輯圖功能圖輸入、邏輯圖/電路圖輸入編輯、版圖輸入編輯電路圖輸入編輯、版圖輸入編輯 設計實現(xiàn)：綜合器設計實現(xiàn)：綜合器設計驗證：驗證系統(tǒng)設計驗證：驗證系統(tǒng)/電路符合功能電路符合功能/性能要求及設計規(guī)則要性能要求及設計規(guī)則要求求 模擬器進行模擬（仿真）分析模擬器進行模擬（仿真）分析 設計規(guī)則的檢查設計規(guī)則的檢查 什么是模擬？什么是模擬？ 對于設計輸入抽象出模型，施加外部激

3、勵，觀察輸入，進行對于設計輸入抽象出模型，施加外部激勵，觀察輸入，進行判斷判斷整個設計過程就是把高層次的抽象描述逐級向下整個設計過程就是把高層次的抽象描述逐級向下進行綜合、驗證、實現(xiàn)，直到物理級的低層次描進行綜合、驗證、實現(xiàn)，直到物理級的低層次描述，即掩膜版圖。述，即掩膜版圖。 各設計階段相互聯(lián)系各設計階段相互聯(lián)系，例如，寄存器傳輸級描述，例如，寄存器傳輸級描述是邏輯綜合的輸入，邏輯綜合的輸出又可以是邏是邏輯綜合的輸入，邏輯綜合的輸出又可以是邏輯模擬和自動版圖設計的輸入，版圖設計的結(jié)果輯模擬和自動版圖設計的輸入，版圖設計的結(jié)果則是版圖驗證的輸入。則是版圖驗證的輸入。 ICCAD系統(tǒng)介入了包括系

4、統(tǒng)功能設計、邏輯和電系統(tǒng)介入了包括系統(tǒng)功能設計、邏輯和電路設計以及版圖設計等在內(nèi)的集成電路設計的各路設計以及版圖設計等在內(nèi)的集成電路設計的各個環(huán)節(jié)個環(huán)節(jié)主要內(nèi)容主要內(nèi)容系統(tǒng)描述及模擬系統(tǒng)描述及模擬 綜合綜合 邏輯模擬邏輯模擬 電路模擬電路模擬 時序分析時序分析 版圖設計的版圖設計的CAD工具工具 計算機輔助測試技術(shù)計算機輔助測試技術(shù) 器件模擬和工藝模擬器件模擬和工藝模擬系統(tǒng)描述與模擬：系統(tǒng)描述與模擬：VHDL語言及模擬語言及模擬 VHDL語言出現(xiàn)背景語言出現(xiàn)背景 一種硬件描述語言一種硬件描述語言（hardware description language） 廣義地說，描述電子實體的語言：邏輯圖

5、，電路圖廣義地說，描述電子實體的語言：邏輯圖，電路圖 大規(guī)模電路大規(guī)模電路的出現(xiàn)的出現(xiàn): 邏輯圖、布爾方程不太適用邏輯圖、布爾方程不太適用 需要在更高層次上描述系統(tǒng)需要在更高層次上描述系統(tǒng) 出現(xiàn)多種出現(xiàn)多種HDL語言，為便于信息交換和維護，出現(xiàn)工業(yè)標準語言，為便于信息交換和維護，出現(xiàn)工業(yè)標準 通常指高層設計階段描述硬件通常指高層設計階段描述硬件HDL語言的特點語言的特點 抽象地進行行為描述抽象地進行行為描述 結(jié)構(gòu)化語言：可以描述電子實體的結(jié)構(gòu)結(jié)構(gòu)化語言：可以描述電子實體的結(jié)構(gòu) 多層次混合描述多層次混合描述 既可被模擬，又可被綜合既可被模擬，又可被綜合能提供能提供VHDL模擬器的公司：模擬器的公

6、司：Cadence、Mentor Graphics、Viewlogic、Synopsys等大型等大型EDA公司和公司和CLSI、Model-Technology、Vantage等專門公司等專門公司 VerilogVHDL語言語言 基本概念：描述硬件電路，可以抽象地表示電路基本概念：描述硬件電路，可以抽象地表示電路的行為和結(jié)構(gòu)（完成什么功能，怎樣組成）的行為和結(jié)構(gòu)（完成什么功能，怎樣組成）作用：作用：對對IC設計，支持從系統(tǒng)級到門和器件級的電路描設計，支持從系統(tǒng)級到門和器件級的電路描述，并具有在不同設計層次上的模擬驗證機制述，并具有在不同設計層次上的模擬驗證機制可作為綜合軟件的輸入語言，支持電路

7、描述由高可作為綜合軟件的輸入語言，支持電路描述由高層向低層的轉(zhuǎn)換層向低層的轉(zhuǎn)換 建模機制、模擬算法、模擬環(huán)境建模機制、模擬算法、模擬環(huán)境建模機制建模機制 基本結(jié)構(gòu)基本結(jié)構(gòu) 行為描述行為描述 結(jié)構(gòu)描述結(jié)構(gòu)描述 VHDL語言的建模機制語言的建模機制 基本結(jié)構(gòu)基本結(jié)構(gòu) 基本結(jié)構(gòu)：基本結(jié)構(gòu)：一個硬件單元在一個硬件單元在VHDL中看作一個設計實體中看作一個設計實體 實體外觀實體外觀實體說明實體說明：實體命名，實體與外部環(huán)境的接口描實體命名，實體與外部環(huán)境的接口描述，述，未涉及其內(nèi)部行為及結(jié)構(gòu)未涉及其內(nèi)部行為及結(jié)構(gòu) 實體功能實體功能 在在結(jié)構(gòu)體結(jié)構(gòu)體中實現(xiàn)中實現(xiàn) 結(jié)構(gòu)體：實體的輸入結(jié)構(gòu)體：實體的輸入- -

8、輸出關(guān)系，實體的結(jié)構(gòu)和行為描述輸出關(guān)系，實體的結(jié)構(gòu)和行為描述對應一個實體說明可以有多個結(jié)構(gòu)體，不同的實現(xiàn)方案對應一個實體說明可以有多個結(jié)構(gòu)體，不同的實現(xiàn)方案ENTITY count IS -設計實體count GENERIC (tpd : Time:=10ns); PORT(clock : IN Bit; q1,q0: OUT Bit); END ENTITY count； ARCHITECTURE arch of count IS - count實體的結(jié)構(gòu)體 BEGIN count_up : PROCESS(clock) -進程體count_up VARIABLE count_value:

9、Natural : =0; BEGIN IF clock=1 THEN Count_value :=(count_value+1) MOD4; q1 =bitVal(count_value/2) AFTER tpd; q0 =bitVal(count_value MOD 2) AFTER tpd; END IF; END PROCESS count_up ; END ARCHITECTURE arch; 功能描述：功能描述： 行為描述行為描述數(shù)據(jù)流描述數(shù)據(jù)流描述結(jié)構(gòu)描述結(jié)構(gòu)描述混合描述混合描述Architecture behavioral of half _adder is 行為描述：描述外部

10、行為行為描述：描述外部行為begin process SUM =A+B; CO = A and B; wait on A,B; end process;end behavioral;Architecture behavioral of half _adder is 數(shù)據(jù)流描述，未涉及具體結(jié)構(gòu)數(shù)據(jù)流描述，未涉及具體結(jié)構(gòu)begin SUM =A+B; CO = A and B;end behavioral;Architecture behavioral of half _adder is component XOR 元件的外觀說明（表示符號，與實體不同）元件的外觀說明（表示符號，與實體不同） po

11、rt(I1: in std_logic I2: in std_logic O1: out std_logic ); end component; component AND2 port(I1: in std_logic I2: in std_logic O1: out_ std_logic ); end component; beginU1: XOR port map(A,B,SUM); 元件引用，生成例元元件引用，生成例元 (標號：元件名標號：元件名 端口映射端口映射)U2: AND2 port map(A,B,CO);end behavioral;VHDL語言的建模機制語言的建模機制行為描

12、述行為描述電子實體中的電子實體中的 行為：行為：反映信號的變化、組合和傳播反映信號的變化、組合和傳播 行為的特點是信號的延遲和并行性行為的特點是信號的延遲和并行性 VHDL中描述行為的基本單位是中描述行為的基本單位是進程，由進程語進程，由進程語句描述。句描述。 ARCHITECTURE arch of count IS - count實體的結(jié)構(gòu)體 BEGIN count_up : PROCESS(clock) -進程體count_up VARIABLE count_value: Natural : =0; BEGIN IF clock=1 THEN Count_value :=(count_v

13、alue+1) MOD4; q1 =bitVal(count_value/2) AFTER tpd; q0 =bitVal(count_value MOD 2) AFTER tpd; END IF; END PROCESS count_up ; END ARCHITECTURE arch; 進程之間是進程之間是并行并行的，進程內(nèi)部是順序的，進程內(nèi)部是順序 執(zhí)行的。進程執(zhí)行的。進程語句本身由一系列的順序語句組成，順序語句發(fā)生在語句本身由一系列的順序語句組成，順序語句發(fā)生在該進程被激活的同一時刻該進程被激活的同一時刻信號：各進程之間的通信，數(shù)據(jù)通路。信號的狀信號：各進程之間的通信，數(shù)據(jù)通路。信號的

14、狀態(tài)可能影響與信號相關(guān)的進程的狀態(tài)態(tài)可能影響與信號相關(guān)的進程的狀態(tài)信號賦值：信號賦值：模擬周期：在時刻模擬周期：在時刻t，從從 一些信號更新、若干進程一些信號更新、若干進程被激活到進程被掛起被激活到進程被掛起信號在一個模擬周期完成求值，延遲信號在一個模擬周期完成求值，延遲td后更新值，后更新值， td是信號延遲，也稱是信號延遲，也稱DELTA延遲，在同一模擬時延遲，在同一模擬時 刻，發(fā)生刻，發(fā)生t, t+td ，t+2td，.多個模擬周期多個模擬周期 進程并行：進程并行：每個進程僅在滿足一定條件的某個每個進程僅在滿足一定條件的某個時刻被激活，同一時刻可以有多個進程被激活時刻被激活，同一時刻可以

15、有多個進程被激活 對于串行機，模擬時鐘在每個時刻停下，直到對于串行機，模擬時鐘在每個時刻停下，直到每個時刻被激活進程全被處理完每個時刻被激活進程全被處理完延遲描述：反映時序，建立精確的電路硬件模型延遲描述：反映時序，建立精確的電路硬件模型 什么是延遲？什么是延遲？ 傳輸延遲傳輸延遲 慣性延遲：慣性延遲：輸入信號在指定延遲時間內(nèi)保持不變，輸入信號在指定延遲時間內(nèi)保持不變，元件的輸出端才有響應。元件的輸出端才有響應。進程為行為的基本單元進程為行為的基本單元信號作為系統(tǒng)進程之間的數(shù)據(jù)通路信號作為系統(tǒng)進程之間的數(shù)據(jù)通路各進程并行執(zhí)行各進程并行執(zhí)行VHDL語言的建模機制語言的建模機制結(jié)構(gòu)描述結(jié)構(gòu)描述結(jié)構(gòu)

16、描述：若干部件用信號線互連形成一個實體結(jié)構(gòu)描述：若干部件用信號線互連形成一個實體 部件：對某元件的調(diào)用（例元）部件：對某元件的調(diào)用（例元） 一個結(jié)構(gòu)體由若干例元互連而成一個結(jié)構(gòu)體由若干例元互連而成元件：某個實體的某種結(jié)構(gòu)，只有外觀說明（元元件：某個實體的某種結(jié)構(gòu)，只有外觀說明（元件說明語句）件說明語句） 一個元件說明，代表一種類型的元件，是一個符號一個元件說明，代表一種類型的元件，是一個符號 元件調(diào)用：元件例化語句元件調(diào)用：元件例化語句: 結(jié)構(gòu)描述中的信號：連接例元，值傳遞結(jié)構(gòu)描述中的信號：連接例元，值傳遞 例元的輸出值變化會影響以此信號為輸入的其他例元例元的輸出值變化會影響以此信號為輸入的其

17、他例元 元件例化語句可以并行元件例化語句可以并行Architecture behavioral of half _adder is component XOR 元件的外觀說明（表示符號，與實體不同）元件的外觀說明（表示符號，與實體不同） port(I1: in std_logic I2: in std_logic O1: out std_logic ); end component; component AND2 port(I1: in std_logic I2: in std_logic O1: out_ std_logic ); end component; beginU1: XOR po

18、rt map(A,B,SUM); 元件引用，生成例元元件引用，生成例元 (標號：元件名標號：元件名 端口映射端口映射)U2: AND2 port map(A,B,CO);end behavioral;元件配置元件配置 元件例化語句生成例元引用的是元件，不是實元件例化語句生成例元引用的是元件，不是實體，實體結(jié)構(gòu)中的例元應該同實在的實體設計體，實體結(jié)構(gòu)中的例元應該同實在的實體設計相對應，進行元件配置，指出使用的實體和結(jié)相對應，進行元件配置，指出使用的實體和結(jié)構(gòu)體構(gòu)體 FOR : USE ENTITY . （結(jié)構(gòu)名）（結(jié)構(gòu)名） 標號例元所引用的元件對應于某指定庫的某實標號例元所引用的元件對應于某指定

19、庫的某實體和某結(jié)構(gòu)體體和某結(jié)構(gòu)體 Architecture structural_view OF full_adder IS Component half_adderPORT (in1,in2 : IN Std_logic; sum, carry : OUT Std_logic); End Component;Component or_gate PORT (in1,in2 : IN Std_logic; sum, carry : OUT Std_logic); End Component; Signal a,b,c : Std_logic;說明連接元件所用的內(nèi)部信號說明連接元件所用的內(nèi)部信號B

20、egin u1: half_adder PORT MAP (x,y,b,a); u2: half_adder PORT MAP (c_in,b,sum,c); u3: or_gate PORT MAP (c, a, c_out);End structural_view; Configuration parts of full_adder IS For structural_view For u1,u2 : half_adderUSE ENTITY WORK.half_adder(behav); End For; For u3 : or_gateUSE ENTITY WORK.or_gate(a

21、rch1); End For;End For;End parts; 實體實體FULL_ADDER的配置，命名為的配置，命名為PARTS，采用結(jié)構(gòu)體采用結(jié)構(gòu)體 structural_view作為實體作為實體full-adder的結(jié)構(gòu)體，該結(jié)構(gòu)體中例化的兩個的結(jié)構(gòu)體，該結(jié)構(gòu)體中例化的兩個元件元件u1，u2采用實體采用實體half-adder，結(jié)構(gòu)體結(jié)構(gòu)體behav來源于來源于WORK庫，庫，u3采用實體采用實體or-gate，結(jié)構(gòu)體結(jié)構(gòu)體arch1來源于來源于WORK庫庫 VHDL語言的模擬算法語言的模擬算法 面向事件的模擬算法：同一時刻活躍信號占全部面向事件的模擬算法：同一時刻活躍信號占全部信號

22、的信號的15%，為提高效率，僅對發(fā)生事件的信號，為提高效率，僅對發(fā)生事件的信號進行計算，對于不發(fā)生事件的信號則不進行計算進行計算，對于不發(fā)生事件的信號則不進行計算 幾個概念幾個概念什么是事件？信號的邏輯值發(fā)生變化什么是事件？信號的邏輯值發(fā)生變化動態(tài)的全局事件表：動態(tài)的全局事件表：記錄信號事件和時間事件，可更新。記錄信號事件和時間事件，可更新。 信號事件：信號驅(qū)動產(chǎn)生的事件；信號事件：信號驅(qū)動產(chǎn)生的事件； 時間事件：進程由于等待時間條件而掛起的事件時間事件：進程由于等待時間條件而掛起的事件激活進程：與電路中某變化的信號相關(guān)的進程，相應激活進程：與電路中某變化的信號相關(guān)的進程，相應的信號稱為敏感信

23、號。的信號稱為敏感信號。進程可以被敏感信號、等待時間、激活條件激活。進程可以被敏感信號、等待時間、激活條件激活。開始開始激活所有進程激活所有進程讀入激勵信號讀入激勵信號記入全局事件表記入全局事件表產(chǎn)生新的信號事件記入事件表；產(chǎn)生新的信號事件記入事件表；時間等待事件記入事件表；時間等待事件記入事件表；進程掛起進程掛起當前時刻所有當前時刻所有激活進程模擬完激活進程模擬完？增加事件增加事件最小時間間隔最小時間間隔否否施加施加新的輸入信號新的輸入信號根據(jù)全局事件表根據(jù)全局事件表更新相應的信號更新相應的信號執(zhí)行被激活的進程執(zhí)行被激活的進程否否存在被激活的存在被激活的進程？進程？是是無無全局全局 事件表空

24、？事件表空？是是是是用戶：語言輸入，用戶：語言輸入，模擬器模擬模擬器模擬VHDL模擬環(huán)境的特點模擬環(huán)境的特點屬性屬性 幫助獲取某些特定的信息幫助獲取某些特定的信息斷言、報告語句斷言、報告語句決斷信號和決斷函數(shù)決斷信號和決斷函數(shù)對象和數(shù)據(jù)類型對象和數(shù)據(jù)類型設計庫設計庫“測試臺測試臺”技術(shù)技術(shù) 幫助獲取某些特定的信息幫助獲取某些特定的信息綜合綜合 概念：從設計的高層次向低層次轉(zhuǎn)換的過程，是概念：從設計的高層次向低層次轉(zhuǎn)換的過程，是一種自動設計的過程一種自動設計的過程 一種專家系統(tǒng)一種專家系統(tǒng) 分類：分類：系統(tǒng)級綜合系統(tǒng)級綜合高級綜合高級綜合RTL級綜合：行為綜合（軟件：級綜合：行為綜合（軟件：Sy

25、nopsys，Ambit）邏輯綜合邏輯綜合物理綜合（邏輯圖或電路圖到版圖，嚴格說應該物理綜合（邏輯圖或電路圖到版圖，嚴格說應該是同級驅(qū)動）是同級驅(qū)動）高級綜合高級綜合 設計的算法級描述轉(zhuǎn)換為設計的算法級描述轉(zhuǎn)換為RTL級描述級描述 核心：分配（核心：分配（ALLOCATION）和調(diào)度和調(diào)度（SCHEDULING） 分配：給定性能、面積分配：給定性能、面積/功耗條件下，確定硬件資功耗條件下，確定硬件資源：執(zhí)行單元、存儲器、控制器、總線等，產(chǎn)生源：執(zhí)行單元、存儲器、控制器、總線等，產(chǎn)生數(shù)據(jù)通道數(shù)據(jù)通道調(diào)度：確定這些結(jié)構(gòu)的操作次序調(diào)度：確定這些結(jié)構(gòu)的操作次序根據(jù)控制流圖和調(diào)度中產(chǎn)生的狀態(tài)信息，利用傳

26、根據(jù)控制流圖和調(diào)度中產(chǎn)生的狀態(tài)信息，利用傳統(tǒng)的統(tǒng)的RTL/邏輯綜合技術(shù)綜合出控制器部分邏輯綜合技術(shù)綜合出控制器部分目標：找到代價最小的硬件結(jié)構(gòu)，使性能最佳目標：找到代價最小的硬件結(jié)構(gòu)，使性能最佳 綜合過程：綜合過程： 輸入的行為描述編譯輸入的行為描述編譯 中間數(shù)據(jù)結(jié)構(gòu)中間數(shù)據(jù)結(jié)構(gòu) 數(shù)據(jù)流綜合子系統(tǒng)、控制流綜合子系統(tǒng)數(shù)據(jù)流綜合子系統(tǒng)、控制流綜合子系統(tǒng) 數(shù)據(jù)通道和控制部分（數(shù)據(jù)通道和控制部分（RTL級網(wǎng)表）級網(wǎng)表） 模擬驗證模擬驗證 RTL兩級工藝映射兩級工藝映射 工藝相關(guān)的結(jié)構(gòu)工藝相關(guān)的結(jié)構(gòu) 邏輯圖自動生成邏輯圖自動生成 邏輯圖邏輯圖 模擬驗證模擬驗證綜合系統(tǒng)組成：編譯器、模擬綜合系統(tǒng)組成：編譯

27、器、模擬器、數(shù)據(jù)流綜合子系統(tǒng)、控制器、數(shù)據(jù)流綜合子系統(tǒng)、控制流綜合子系統(tǒng)、工藝映射系統(tǒng)流綜合子系統(tǒng)、工藝映射系統(tǒng)邏輯圖自動生成系統(tǒng)邏輯圖自動生成系統(tǒng) 工藝映射：已知工藝無關(guān)的結(jié)構(gòu)描述、目標工藝工藝映射：已知工藝無關(guān)的結(jié)構(gòu)描述、目標工藝及一組設計約束，在滿足設計約束條件下，在物及一組設計約束，在滿足設計約束條件下，在物理域上實現(xiàn)同一層次的結(jié)構(gòu)描述。（不丟結(jié)構(gòu)信理域上實現(xiàn)同一層次的結(jié)構(gòu)描述。（不丟結(jié)構(gòu)信息，增加工藝數(shù)據(jù)）息，增加工藝數(shù)據(jù)） 算法級不適用，算法級不適用，RTL級（宏單元），邏輯級（標級（宏單元），邏輯級（標準單元或門陣單元、準單元或門陣單元、FPGA、PLD等）適用等）適用綜合中的優(yōu)

28、化問題（黑箱）：資源共享、連接優(yōu)綜合中的優(yōu)化問題（黑箱）：資源共享、連接優(yōu)化、時鐘分配等化、時鐘分配等 優(yōu)化目標：面積、速度、功耗、可測試性優(yōu)化目標：面積、速度、功耗、可測試性邏輯綜合邏輯綜合 概念：概念：由給定的邏輯功能和性能要求，在一個包含由給定的邏輯功能和性能要求，在一個包含許多結(jié)構(gòu)、功能、性能已知的邏輯元件的邏輯單元庫許多結(jié)構(gòu)、功能、性能已知的邏輯元件的邏輯單元庫支持下，確定出由一定邏輯單元組成的邏輯結(jié)構(gòu)支持下，確定出由一定邏輯單元組成的邏輯結(jié)構(gòu) 輸入：邏輯設計描述；輸出：邏輯網(wǎng)表或邏輯圖輸入：邏輯設計描述；輸出：邏輯網(wǎng)表或邏輯圖 綜合過程：綜合過程： 1. 設計描述設計描述 2. 設

29、計編譯設計編譯 3. 邏輯化簡和優(yōu)化：完成邏輯化簡和優(yōu)化：完成邏輯結(jié)構(gòu)的生成與優(yōu)化邏輯結(jié)構(gòu)的生成與優(yōu)化，滿足，滿足系統(tǒng)邏輯功能的要求。系統(tǒng)邏輯功能的要求。 4. 利用給定的邏輯單元庫進行工藝映射，對生成的邏輯利用給定的邏輯單元庫進行工藝映射，對生成的邏輯網(wǎng)絡進行元件配置，進而估算速度、面積、功耗，進行網(wǎng)絡進行元件配置，進而估算速度、面積、功耗，進行邏輯結(jié)構(gòu)的邏輯結(jié)構(gòu)的性能優(yōu)化性能優(yōu)化 5. 得到邏輯網(wǎng)表得到邏輯網(wǎng)表綜合中的優(yōu)化問題（黑箱）：綜合中的優(yōu)化問題（黑箱）： 優(yōu)化目標：面積、速度、功耗、可測試性優(yōu)化目標：面積、速度、功耗、可測試性 可綜合的輸入描述：可綜合的輸入描述：VHDL、Veri

30、log、HardwareC邏輯模擬邏輯模擬 邏輯模擬的基本概念：將邏輯設計輸入到計算機，邏輯模擬的基本概念：將邏輯設計輸入到計算機，用軟件方法形成硬件的模型，給定輸入波形，利用用軟件方法形成硬件的模型，給定輸入波形，利用模型算出各節(jié)點和輸出端的波形，判斷正確否模型算出各節(jié)點和輸出端的波形，判斷正確否 主要作用：驗證邏輯功能和時序的正確性主要作用：驗證邏輯功能和時序的正確性分類：根據(jù)所模擬邏輯單元規(guī)模的大小分類：根據(jù)所模擬邏輯單元規(guī)模的大小 寄存器傳輸級模擬：總體操作正確性寄存器傳輸級模擬：總體操作正確性 功能塊級模擬：加法器、計數(shù)器、存儲器等功能塊級模擬：加法器、計數(shù)器、存儲器等 門級模擬：基

31、本邏輯單元：門、觸發(fā)器等門級模擬：基本邏輯單元：門、觸發(fā)器等 開關(guān)級模擬：晶體管：后仿真開關(guān)級模擬：晶體管：后仿真 主要介紹功能塊級和門級邏輯模擬主要介紹功能塊級和門級邏輯模擬 幾個概念幾個概念什么是邏輯功能？輸入和輸出之間的邏輯關(guān)系，不考慮與時間什么是邏輯功能？輸入和輸出之間的邏輯關(guān)系，不考慮與時間的關(guān)系。的關(guān)系。什么是時序？考慮與時間的關(guān)系，輸入和輸出之什么是時序？考慮與時間的關(guān)系，輸入和輸出之 間與時間有關(guān)間與時間有關(guān)系系組合邏輯和時序邏輯組合邏輯和時序邏輯 組合邏輯：輸出只決定于同一時刻各輸入狀態(tài)的組合，與以前組合邏輯：輸出只決定于同一時刻各輸入狀態(tài)的組合，與以前狀態(tài)無關(guān)狀態(tài)無關(guān) 特點

32、：輸入與輸出間無反饋途徑；電路中無記憶單元特點：輸入與輸出間無反饋途徑；電路中無記憶單元 時序邏輯電路：輸出與輸入狀態(tài)有關(guān)，還與系統(tǒng)原先狀態(tài)有關(guān)時序邏輯電路：輸出與輸入狀態(tài)有關(guān)，還與系統(tǒng)原先狀態(tài)有關(guān) 特點：輸入與輸出間有反饋途徑；電路中有記憶單元特點：輸入與輸出間有反饋途徑；電路中有記憶單元邏輯模擬（續(xù)）邏輯模擬（續(xù)） 設計輸入方法：邏輯綜合的結(jié)果；原理圖輸入；邏輯描設計輸入方法：邏輯綜合的結(jié)果；原理圖輸入；邏輯描述語言述語言 主要作用：主要作用：驗證邏輯功能的正確性，真值表（驗證邏輯功能的正確性，真值表（first-step）延遲模擬：時序的正確性，預先檢查是否有尖峰、競爭冒險延遲模擬：時序

33、的正確性，預先檢查是否有尖峰、競爭冒險現(xiàn)象現(xiàn)象(second step) 競爭冒險：競爭冒險：從門的輸入到輸出存在延遲，不同門的延遲不同，不同從門的輸入到輸出存在延遲，不同門的延遲不同，不同通路上的延遲不同，引起電路出現(xiàn)錯誤的輸出通路上的延遲不同，引起電路出現(xiàn)錯誤的輸出 舉例：舉例： 兩個路徑在不同時刻到達：競爭；輸出的干擾脈沖：冒險兩個路徑在不同時刻到達：競爭；輸出的干擾脈沖：冒險 主要環(huán)節(jié)：邏輯模擬模型、設計輸入、模擬算法主要環(huán)節(jié)：邏輯模擬模型、設計輸入、模擬算法邏輯模擬模型邏輯模擬模型 元件的延遲模型和信號模型元件的延遲模型和信號模型 元件的延遲模型：檢查時序關(guān)系、反映競爭和冒險元件的延

34、遲模型：檢查時序關(guān)系、反映競爭和冒險等現(xiàn)象；調(diào)用的門單元中已含有不同延遲模型信息等現(xiàn)象；調(diào)用的門單元中已含有不同延遲模型信息 零延遲：檢查邏輯關(guān)系正確性，組合邏輯和同步時序零延遲：檢查邏輯關(guān)系正確性，組合邏輯和同步時序 單位延遲：邏輯關(guān)系正確性單位延遲：邏輯關(guān)系正確性 指定延遲：不同元件或不同的元件類型指定不同的延指定延遲：不同元件或不同的元件類型指定不同的延遲；指定上升、下降時間；尖峰分析遲；指定上升、下降時間；尖峰分析 最大最大-最小延遲：分析競爭最小延遲：分析競爭 慣性延遲：可抑制尖峰慣性延遲：可抑制尖峰 連線延遲：加到門延遲中；門之間加入延遲元件等連線延遲：加到門延遲中；門之間加入延遲

35、元件等ab1ab12最小延遲=1 最大延遲=2 不同要求的邏輯模擬調(diào)用不同的延遲信息不同要求的邏輯模擬調(diào)用不同的延遲信息 快速模擬：驗證邏輯功能快速模擬：驗證邏輯功能 單位延遲單位延遲 指定延遲指定延遲 最大或最小延遲最大或最小延遲 詳細模擬：檢查競爭冒險等情況詳細模擬：檢查競爭冒險等情況 雙延遲模型雙延遲模型邏輯模擬模型（續(xù)）邏輯模擬模型（續(xù)） 信號模型：邏輯模擬中信號的邏輯值和信號強度信號模型：邏輯模擬中信號的邏輯值和信號強度 信號值信號值:實際電路，邏輯狀態(tài)是實際電路，邏輯狀態(tài)是0和和1 在邏輯模擬中為了反映信號狀態(tài)的過渡過程，模擬出競爭冒險，在邏輯模擬中為了反映信號狀態(tài)的過渡過程，模擬

36、出競爭冒險，引入新的狀態(tài)值引入新的狀態(tài)值三值模擬三值模擬0，1， （不定態(tài)：記憶元件等未指定的初始態(tài)、不可預測的不定態(tài)：記憶元件等未指定的初始態(tài)、不可預測的振蕩態(tài)、無關(guān)態(tài)等）振蕩態(tài)、無關(guān)態(tài)等）真值表真值表 檢測靜態(tài)冒險檢測靜態(tài)冒險（靜態(tài)（靜態(tài)0冒險和冒險和1冒險）冒險） 不能檢測動態(tài)冒險不能檢測動態(tài)冒險 與 0 1 0 0 0 0 1 0 1 0 邏輯模擬模型（續(xù)）邏輯模擬模型（續(xù)）四值模擬四值模擬0，1， ，Z（高阻態(tài)：信號與其源斷開后的狀態(tài)，如單向開高阻態(tài)：信號與其源斷開后的狀態(tài)，如單向開關(guān)）關(guān)）真值表真值表五值模擬、八值模擬等，但邏輯狀態(tài)過多，模擬速度變慢五值模擬、八值模擬等，但邏輯狀態(tài)

37、過多，模擬速度變慢與 0 1 Z 0 0 0 0 0 1 0 1 1 0 Z 0 1 或Z 邏輯模擬模型（續(xù)）邏輯模擬模型（續(xù)） 信號強度：處理線連邏輯關(guān)系：多個元件輸出信信號強度：處理線連邏輯關(guān)系：多個元件輸出信號線直接相連，匯集點與信號的關(guān)系號線直接相連，匯集點與信號的關(guān)系 信號強度：信號驅(qū)動能力，高強度信號占優(yōu)勢。信號強度：信號驅(qū)動能力，高強度信號占優(yōu)勢。 如果強度相等信號值不同，線連點強度不變，信如果強度相等信號值不同，線連點強度不變，信號值未知。號值未知。邏輯描述邏輯描述邏輯圖輸入：復雜電路（專門的輸入編輯工具）邏輯圖輸入：復雜電路（專門的輸入編輯工具）對綜合得到的邏輯網(wǎng)表可以直接模

38、擬對綜合得到的邏輯網(wǎng)表可以直接模擬邏輯描述語言：不同的邏輯模擬器不同邏輯描述語言：不同的邏輯模擬器不同 不同的設計層次不同不同的設計層次不同門級邏輯描述：邏輯的詳細細節(jié)，門、觸發(fā)器等門級邏輯描述：邏輯的詳細細節(jié)，門、觸發(fā)器等邏輯元件及其相互連接邏輯元件及其相互連接邏輯元件的描述：類型、功能、延遲、負載等邏輯元件的描述：類型、功能、延遲、負載等連接關(guān)系：線路圖連接關(guān)系：線路圖 可以嵌套，反映層次關(guān)系可以嵌套，反映層次關(guān)系邏輯模擬算法邏輯模擬算法編譯方式和表格驅(qū)動方式編譯方式和表格驅(qū)動方式編譯方式編譯方式將邏輯電路編譯轉(zhuǎn)換成一組指令代碼。元件按功能將邏輯電路編譯轉(zhuǎn)換成一組指令代碼。元件按功能編成子

39、程序，按相互間連接關(guān)系以一定順序?qū)⒆映叹幊勺映绦?，按相互間連接關(guān)系以一定順序?qū)⒆映绦蜻B成總的可執(zhí)行程序。序連成總的可執(zhí)行程序。元件的計算順序編排元件的計算順序編排 輸入端為輸入端為0級，元件的級數(shù)等于所有前級元件最大級，元件的級數(shù)等于所有前級元件最大級數(shù)加級數(shù)加1；不考慮延遲，只能模擬組合邏輯電路和可忽略競不考慮延遲，只能模擬組合邏輯電路和可忽略競爭冒險的同步時序電路爭冒險的同步時序電路只能組合邏輯電路和可以忽略競爭冒險的同步時只能組合邏輯電路和可以忽略競爭冒險的同步時序電路序電路邏輯模擬算法（續(xù)）邏輯模擬算法（續(xù)）表格驅(qū)動方式表格驅(qū)動方式將邏輯電路轉(zhuǎn)換成表格：電路描述表、元件類型表；將邏輯電

40、路轉(zhuǎn)換成表格：電路描述表、元件類型表；元件的扇入扇出表、信號線表等，也需要按照功元件的扇入扇出表、信號線表等，也需要按照功能編寫一個子程序能編寫一個子程序可考慮延遲，可模擬異步時序可考慮延遲，可模擬異步時序采用面向事件模擬：與采用面向事件模擬：與VHDL模擬算法類似，信模擬算法類似，信號驅(qū)動的是元件號驅(qū)動的是元件 對于較大規(guī)模的電路：對于較大規(guī)模的電路： 高速邏輯模擬器：軟件硬件化，并行處理，模擬速度提高高速邏輯模擬器：軟件硬件化，并行處理，模擬速度提高 1000倍倍電路模擬電路模擬電路設計：根據(jù)電路性能確定電路結(jié)構(gòu)和元件參數(shù)，電路設計：根據(jù)電路性能確定電路結(jié)構(gòu)和元件參數(shù)， 沒有自動設計軟件沒

41、有自動設計軟件 設計人員根據(jù)電路性能要求，初步確定電路結(jié)構(gòu)和元件參數(shù)，設計人員根據(jù)電路性能要求，初步確定電路結(jié)構(gòu)和元件參數(shù)，利用電路模擬軟件進行模擬分析，判斷修改利用電路模擬軟件進行模擬分析，判斷修改電路模擬：電路模擬：根據(jù)電路的拓撲結(jié)構(gòu)和元件參數(shù)將電路問題轉(zhuǎn)根據(jù)電路的拓撲結(jié)構(gòu)和元件參數(shù)將電路問題轉(zhuǎn)換成適當?shù)臄?shù)學方程并求解，根據(jù)計算結(jié)果檢驗電路設計換成適當?shù)臄?shù)學方程并求解，根據(jù)計算結(jié)果檢驗電路設計的正確性的正確性 模擬對象：元件模擬對象：元件 優(yōu)點：優(yōu)點：不需實際元件、可作各種模擬甚至破壞性模擬不需實際元件、可作各種模擬甚至破壞性模擬電路模擬（續(xù)）電路模擬（續(xù)）在集成電路設計中起的作用：在集成

42、電路設計中起的作用：版圖設計前的電路設計，保證電路正確版圖設計前的電路設計，保證電路正確(包括電路包括電路結(jié)構(gòu)和元件參數(shù)結(jié)構(gòu)和元件參數(shù))有單元庫支持：單元事先經(jīng)過電路模擬有單元庫支持：單元事先經(jīng)過電路模擬無單元庫支持的全定制設計：由底向上，首先對無單元庫支持的全定制設計：由底向上，首先對單元門電路進行電路設計、電路模擬，依此進行單元門電路進行電路設計、電路模擬，依此進行版圖設計，直至整個電路版圖設計，直至整個電路后仿真：考慮了寄生參數(shù)，由電路模擬預測電路后仿真：考慮了寄生參數(shù)，由電路模擬預測電路性能性能典型軟件：典型軟件：SPICE、HSPICE以以SPICE為例為例 電路模擬的基本功能電路模

43、擬的基本功能 軟件基本結(jié)構(gòu)軟件基本結(jié)構(gòu) 電路描述電路描述電路模擬的基本功能電路模擬的基本功能 可處理的元器件：可處理的元器件：電阻、電容、電感、互感、獨立電流源、電壓電阻、電容、電感、互感、獨立電流源、電壓源、傳輸線、四種受控源、四種器件（二極管、雙極管、結(jié)型場效應源、傳輸線、四種受控源、四種器件（二極管、雙極管、結(jié)型場效應管、管、MOS）等等 可完成的分析功能：可完成的分析功能：直流分析：典型的是求解直流轉(zhuǎn)移特性直流分析：典型的是求解直流轉(zhuǎn)移特性(.DC)，輸入加掃描輸入加掃描電壓或電流，求輸出和其他節(jié)點（元件連接處）電壓或支路電壓或電流，求輸出和其他節(jié)點（元件連接處）電壓或支路電流；還有電

44、流；還有 .TF、.OP、.SENSE交流分析交流分析(.AC)：以頻率為變量，在不同的頻率上求出穩(wěn)態(tài)：以頻率為變量，在不同的頻率上求出穩(wěn)態(tài)下輸出和其他節(jié)點電壓或支路電流的幅值和相位。噪聲分析下輸出和其他節(jié)點電壓或支路電流的幅值和相位。噪聲分析和失真分析和失真分析瞬態(tài)分析瞬態(tài)分析(.TRAN)：以時間為變量，輸入加隨時間：以時間為變量，輸入加隨時間變化的信號，計算輸出和其節(jié)點電壓或支路電流變化的信號，計算輸出和其節(jié)點電壓或支路電流的瞬態(tài)值。的瞬態(tài)值。溫度特性分析溫度特性分析(.TEMP)：不同溫度下進行上述分析，：不同溫度下進行上述分析，求出電路的溫度特性求出電路的溫度特性電路模擬軟件的基本結(jié)

45、構(gòu)電路模擬軟件的基本結(jié)構(gòu) 五部分組成：輸入處理、元器件模型處理、建立五部分組成：輸入處理、元器件模型處理、建立電路方程、方程求解和輸出處理電路方程、方程求解和輸出處理電路模擬軟件的基本結(jié)構(gòu)電路模擬軟件的基本結(jié)構(gòu)輸入處理：主要完成對輸入文件進行編譯，詞法輸入處理：主要完成對輸入文件進行編譯，詞法語法檢查、存儲輸入數(shù)據(jù)、其他（元件預處理等）語法檢查、存儲輸入數(shù)據(jù)、其他（元件預處理等） 模型處理：元器件的數(shù)學模型：用數(shù)學公式描述模型處理：元器件的數(shù)學模型：用數(shù)學公式描述器件的電流電壓特性、與物理參數(shù)和工藝參數(shù)的器件的電流電壓特性、與物理參數(shù)和工藝參數(shù)的關(guān)系關(guān)系主要是非線性元件的模型：如主要是非線性元

46、件的模型：如MOS、BJT、二極管二極管等等這些模型編入模型庫，可調(diào)用；也可自行定義后加這些模型編入模型庫，可調(diào)用；也可自行定義后加入模型庫入模型庫電路模擬的精度：模型精度、參數(shù)選取電路模擬的精度：模型精度、參數(shù)選取電路模擬軟件的基本結(jié)構(gòu)（續(xù)）電路模擬軟件的基本結(jié)構(gòu)（續(xù)） 建立電路方程建立電路方程根據(jù)電路結(jié)構(gòu)、元件參數(shù)、分析要求，建立方程根據(jù)電路結(jié)構(gòu)、元件參數(shù)、分析要求，建立方程依據(jù)的基本原理是歐姆定律和基爾霍夫定律（解釋）依據(jù)的基本原理是歐姆定律和基爾霍夫定律（解釋）建立的方法很多，以節(jié)點法為例建立的方法很多，以節(jié)點法為例 方程求解方程求解數(shù)值解法：線性代數(shù)方程組解法、非線性方程組解法、數(shù)值

47、解法：線性代數(shù)方程組解法、非線性方程組解法、 常微分方程組解法常微分方程組解法線性電路的直流分析：選主元的高斯消去法或線性電路的直流分析：選主元的高斯消去法或LU分解法分解法非線性電路的直流分析：對非線性元件進行線性化處理，非線性電路的直流分析：對非線性元件進行線性化處理， 迭代方法迭代方法交流分析：線性電路、非線性電路，處理同上交流分析：線性電路、非線性電路，處理同上瞬態(tài)分析：常微分方程組，通過數(shù)值積分轉(zhuǎn)換瞬態(tài)分析：常微分方程組，通過數(shù)值積分轉(zhuǎn)換 輸出處理：輸出處理：選擇輸出內(nèi)容和輸出方式（表格和曲線）選擇輸出內(nèi)容和輸出方式（表格和曲線）電路描述電路描述 較大規(guī)模電路，一般用較大規(guī)模電路，一

48、般用電路圖輸入電路圖輸入，相應的編譯，相應的編譯程序轉(zhuǎn)換為電路描述語言再進行模擬。程序轉(zhuǎn)換為電路描述語言再進行模擬。 電路描述語言電路描述語言：描述電路結(jié)構(gòu)、元件參數(shù)、器件：描述電路結(jié)構(gòu)、元件參數(shù)、器件模型、電路運行環(huán)境、分析類型和輸出要求等模型、電路運行環(huán)境、分析類型和輸出要求等電路描述前首先要畫好電路圖，節(jié)點編號（接地電路描述前首先要畫好電路圖，節(jié)點編號（接地節(jié)點零號，其他正整數(shù)）節(jié)點零號，其他正整數(shù)）SPICE的描述語言：的描述語言：電路拓撲（網(wǎng)表）電路拓撲（網(wǎng)表）采用模型（元件屬性）采用模型（元件屬性） 仿真內(nèi)容控制仿真內(nèi)容控制電路描述舉例電路描述舉例 VCCM1M2VIN123CMO

49、S INVERTER DC TRANS. CHARACTERISTICSVCC 2 0 5VIN 1 0M1 3 1 2 2 MOD1 L=2U W=18UM2 3 1 0 0 MOD2 L=2U W=10U.MODEL MOD1 PMOS LEVEL=3 VTO= 1 NSUB=2E15 UO=166.MODEL MOD2 NMOS LEVEL=3 VTO=1 NSUB=2E15 UO=550.DC VIN 0 5 0.1.PLOT DC V(3).END元件語句：元件名 與之相連的節(jié)點號（D，G，S，B） 元件參數(shù)(模型名，模型語句與元件語句分開) 相比與相比與SPICE，HSPICE特點

50、特點 快速收斂；快速收斂； 具有多種精確的器件模型；具有多種精確的器件模型； 采用層次化方法命名節(jié)點；采用層次化方法命名節(jié)點； 可以為多種分析類型輸出波形圖；可以為多種分析類型輸出波形圖； 可以依據(jù)電路性能要求和測量數(shù)據(jù)進行可以依據(jù)電路性能要求和測量數(shù)據(jù)進行參數(shù)優(yōu)化參數(shù)優(yōu)化，自動產(chǎn)，自動產(chǎn)生模型參數(shù)和元器件值；生模型參數(shù)和元器件值； 具有良好的建立單元庫的功能；具有良好的建立單元庫的功能； 可以進行統(tǒng)計容差分析，分析元件及模型參數(shù)變化對電路可以進行統(tǒng)計容差分析，分析元件及模型參數(shù)變化對電路性能的影響；性能的影響；允許允許Monto-Carlo分析，支持最壞情況分析，支持最壞情況(worse-c

51、ase)設計設計 PSPICE特點特點 允許用戶改變內(nèi)建器件模型允許用戶改變內(nèi)建器件模型 模擬模擬A/D D/A靈活靈活 MC 模擬模擬開關(guān)級模擬開關(guān)級模擬介于門級邏輯模擬和電路模擬之間，可用于版圖介于門級邏輯模擬和電路模擬之間，可用于版圖的后仿真的后仿真關(guān)鍵是簡歷基于開關(guān)級別的模型：關(guān)鍵是簡歷基于開關(guān)級別的模型： mos管作為開關(guān)，互連線作為連接器、負載管作管作為開關(guān)，互連線作為連接器、負載管作為衰減器為衰減器算法包括強度比較算法和基于等效電路的阻容網(wǎng)算法包括強度比較算法和基于等效電路的阻容網(wǎng)絡算法絡算法作業(yè)：作業(yè)：1. 試述面向事件的模擬算法的基本思路。試述面向事件的模擬算法的基本思路。2

52、. 列出邏輯模擬中的主要延遲模型，并給出簡單說列出邏輯模擬中的主要延遲模型，并給出簡單說明。明。3. 用用SPICE模擬軟件模擬一個模擬軟件模擬一個E/D NMOS反相器的反相器的直流輸出特性，請寫出相應的輸入文件。直流輸出特性，請寫出相應的輸入文件。時序分析時序分析邏輯模擬的基本單元是門或功能塊，一定程度上邏輯模擬的基本單元是門或功能塊，一定程度上反映競爭、冒險等現(xiàn)象，模擬速度比反映競爭、冒險等現(xiàn)象，模擬速度比SPICE快三快三個量級，但精度不夠，各節(jié)點電流、電壓不知個量級，但精度不夠，各節(jié)點電流、電壓不知電路模擬的基本單元是晶體管、電阻、電容等元電路模擬的基本單元是晶體管、電阻、電容等元器

53、件，可以較精確地獲得電路中各節(jié)點的電壓或器件，可以較精確地獲得電路中各節(jié)點的電壓或電流，但對于較大的電路，很多的迭代求解需要電流，但對于較大的電路，很多的迭代求解需要很大的存儲空間和很長的計算時間很大的存儲空間和很長的計算時間 時序分析介于兩者之間，可提供詳細的波形和時時序分析介于兩者之間，可提供詳細的波形和時序關(guān)系，比序關(guān)系，比SPICE快二個量級，精度低快二個量級，精度低10%，但，但比帶延遲的邏輯模擬要高得多比帶延遲的邏輯模擬要高得多器件級時序分析：器件級時序分析：基本原理：簡化了器件模型，采用查表技術(shù)，關(guān)基本原理：簡化了器件模型，采用查表技術(shù)，關(guān)鍵電學量與工作條件的關(guān)系以表格形式反映鍵

54、電學量與工作條件的關(guān)系以表格形式反映算法上：單步迭代，不求解聯(lián)立方程，超松弛牛算法上：單步迭代，不求解聯(lián)立方程，超松弛牛頓迭代法加速收斂頓迭代法加速收斂器件上：簡化模型，建立關(guān)鍵電學量隨漏源電源器件上：簡化模型，建立關(guān)鍵電學量隨漏源電源的工作條件關(guān)系表格的工作條件關(guān)系表格 查找表算法查找表算法宏模型宏模型門級時序分析門級時序分析 特別是數(shù)字電路在功能仿真之后進行時序仿真特別是數(shù)字電路在功能仿真之后進行時序仿真靜態(tài)時序分析和時序模擬器（動態(tài)時序分析）靜態(tài)時序分析和時序模擬器（動態(tài)時序分析）靜態(tài)時序分析：關(guān)鍵路徑相鄰兩個觸發(fā)器之間最長路徑延遲靜態(tài)時序分析：關(guān)鍵路徑相鄰兩個觸發(fā)器之間最長路徑延遲，包

55、括輸入延遲、輸出延遲、級間延遲，包括輸入延遲、輸出延遲、級間延遲建立時間和保持時間稱為是電路的時序約束建立時間和保持時間稱為是電路的時序約束基于時序約束和最小最大算法，可進行電路的最壞情況分析基于時序約束和最小最大算法，可進行電路的最壞情況分析 最小最大算法：最小最大算法：對于數(shù)據(jù)路徑取最大延遲時鐘路徑取最小對于數(shù)據(jù)路徑取最大延遲時鐘路徑取最小延遲不能違反建立時間約束，對于數(shù)據(jù)路徑取最小延遲時延遲不能違反建立時間約束，對于數(shù)據(jù)路徑取最小延遲時鐘路徑取最大延遲不能違反保持時間約束。鐘路徑取最大延遲不能違反保持時間約束。 通過采用路徑尋跡和約束分析的方法窮盡所有路徑進行分析通過采用路徑尋跡和約束分

56、析的方法窮盡所有路徑進行分析驗證驗證Cadengce的的pearl 和和 synopsys的的prime time工具工具 混合模擬：結(jié)合三者特點，對影響電路性能的關(guān)鍵部分進混合模擬：結(jié)合三者特點，對影響電路性能的關(guān)鍵部分進行電路模擬，其他部分用邏輯模擬和時序分析行電路模擬，其他部分用邏輯模擬和時序分析版圖設計的版圖設計的CAD工具工具版圖設計：版圖設計：根據(jù)電路功能和性能要求及工藝限制（線寬、根據(jù)電路功能和性能要求及工藝限制（線寬、間距等），設計掩膜版圖間距等），設計掩膜版圖輸入：可以是原理圖、網(wǎng)表；可以直接編輯版圖輸入：可以是原理圖、網(wǎng)表；可以直接編輯版圖輸出：版圖輸出：版圖版圖設計的重要

57、性：版圖設計的重要性：電路功能和性能的物理實現(xiàn)電路功能和性能的物理實現(xiàn)尺寸減小后，連線延遲直接決定芯片速度。布線尺寸減小后，連線延遲直接決定芯片速度。布線方案、從而布局方案很重要方案、從而布局方案很重要 芯片面積、速度芯片面積、速度 版圖設計的目標：版圖設計的目標：連線全部實現(xiàn)，芯片面積最小，性連線全部實現(xiàn)，芯片面積最小，性能優(yōu)化（連線總延遲最?。┠軆?yōu)化（連線總延遲最小）CAD工具分類（按工作方式分）：自動設計、半工具分類（按工作方式分）：自動設計、半自動設計、人工設計；版圖驗證與檢查自動設計、人工設計；版圖驗證與檢查 用的大多是啟發(fā)式算法用的大多是啟發(fā)式算法版圖的自動設計版圖的自動設計概念：

58、通過概念：通過CAD軟件，將邏輯描述自動轉(zhuǎn)換成版軟件，將邏輯描述自動轉(zhuǎn)換成版圖描述圖描述成熟的自動版圖設計包括基于門陣列、標準單元、成熟的自動版圖設計包括基于門陣列、標準單元、PLA的布圖系統(tǒng)，的布圖系統(tǒng)，BBL布圖系統(tǒng)也在發(fā)展中布圖系統(tǒng)也在發(fā)展中典型的典型的IC CAD軟件，如軟件，如Cadence、Mentor、Compass、Panda等設計系統(tǒng)中都有自動版圖設等設計系統(tǒng)中都有自動版圖設計功能計功能自動版圖設計過程自動版圖設計過程邏輯劃分布局布線設計檢驗輸出輸入人機交互單元庫布圖規(guī)劃自動版圖設計過程（續(xù)）自動版圖設計過程（續(xù)）邏輯劃分邏輯劃分概念：功能劃分概念：功能劃分原則：功能塊面積和

59、端子數(shù)滿足要求，使功能塊原則：功能塊面積和端子數(shù)滿足要求，使功能塊數(shù)目或總的外連接數(shù)最小數(shù)目或總的外連接數(shù)最小基本思想：連接度大的元件放在同一功能塊中基本思想：連接度大的元件放在同一功能塊中劃分算法：簡單連接度法、分配法、劃分算法：簡單連接度法、分配法、Lin法等法等布圖規(guī)劃布圖規(guī)劃 布局規(guī)劃：布圖規(guī)劃邏輯描述到物理描述的映射，模塊是布局規(guī)劃：布圖規(guī)劃邏輯描述到物理描述的映射，模塊是軟模塊，形狀和大小不定，根據(jù)電路網(wǎng)表、估計的芯片的軟模塊，形狀和大小不定，根據(jù)電路網(wǎng)表、估計的芯片的大體面積和形狀、各功能塊的大體形狀面積、功能塊的數(shù)大體面積和形狀、各功能塊的大體形狀面積、功能塊的數(shù)目、輸入目、輸

60、入/輸出數(shù)目等，對設計的電路進行輸出數(shù)目等，對設計的電路進行物理劃分和預物理劃分和預布局布局。先進行初始規(guī)劃（。先進行初始規(guī)劃（initialize floorplan），），產(chǎn)生輸入產(chǎn)生輸入/輸出行，單元區(qū)行以及布線網(wǎng)格等，然后進行行調(diào)整、芯輸出行，單元區(qū)行以及布線網(wǎng)格等，然后進行行調(diào)整、芯片面積調(diào)整、布線網(wǎng)格調(diào)整，并進行預布局，初步確定各片面積調(diào)整、布線網(wǎng)格調(diào)整，并進行預布局，初步確定各功能塊的形狀面積及相對位置、功能塊的形狀面積及相對位置、I/O位置以及芯片形狀尺位置以及芯片形狀尺寸，而且可以從總體上考慮電源、地線、數(shù)據(jù)通道分布寸，而且可以從總體上考慮電源、地線、數(shù)據(jù)通道分布（datap