數(shù)字邏輯課后習(xí)題及答案

1、第一章 開關(guān)理論基礎(chǔ)1.將下列十進(jìn)制數(shù)化為二進(jìn)制數(shù)和八進(jìn)制數(shù) 十進(jìn)制 二進(jìn)制 八進(jìn)制49 110001 6153 110101 65127 1111111 177635 1001111011 11737.493 111.1111 7.7479.43 10011001.0110111 231.3342.將下列二進(jìn)制數(shù)轉(zhuǎn)換成十進(jìn)制數(shù)和八進(jìn)制數(shù) 二進(jìn)制 十進(jìn)制 八進(jìn)制 1010 10 12 111101 61 75 1011100 92 134 0.10011 0.59375 0.46 101111 47 57 01101 13 153.將下列十進(jìn)制數(shù)轉(zhuǎn)換成8421BCD碼1997=0001 100

2、1 1001 011165.312=0110 0101.0011 0001 00103.1416=0011.0001 0100 0001 01100.9475=0.1001 0100 0111 01014.列出真值表，寫出X的真值表達(dá)式A B C X0 0 0 00 0 1 00 1 0 00 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1 X=BC+AC+AB+ABC5.求下列函數(shù)的值當(dāng)A,B,C為0,1,0時(shí)： B+BC=1 (A+B+C)(+)=1 (B+A)B=1當(dāng)A,B,C為1,1,0時(shí)： B+BC=0 (A+B+C)(+)=1 (B+A)B=1當(dāng)A,B,C為1,

3、0,1時(shí)： B+BC=0 (A+B+C)(+)=1 (B+A)B=06.用真值表證明下列恒等式(1) (AB)C=A(BC) A B C (AB)C A(BC)0 0 0 0 00 0 1 1 10 1 0 1 10 1 1 0 01 0 0 1 11 0 1 0 01 1 0 0 01 1 1 1 1所以由真值表得證。（2）=ACA B C AC0 0 0 1 10 0 1 0 00 1 0 0 00 1 1 1 11 0 0 0 01 0 1 1 11 1 0 1 11 1 1 0 07.證明下列等式（1） A+B=A+B證明：左邊= A+B =A(B+)+B =AB+A+B =AB+A+

4、AB+A =A+B =右邊(2) ABC+AC+AB=AB+AC證明：左邊= ABC+AC+AB = ABC+AC+AB+ABC =AC(B+)+AB(C+) =AB+AC =右邊（3） =A+CD+E 證明：左邊= =A+CD+A+E =A+CD+E =A+CD+E =右邊（4） = 證明：左邊= = =右邊8.用布爾代數(shù)化簡下列各邏輯函數(shù)表達(dá)式(1) F=A+ABC+A+CB+= A+BC+(2) F(A+B+)(A+B+C) = (A+B)+C= A+B(3) FABC+ABD+BC+ABCD+B= AB+BC+BD(4) F= BC(5) F=9.將下列函數(shù)展開為最小項(xiàng)表達(dá)式(1) F

5、(A,B,C) = (1,4,5,6,7) (2) F(A,B,C,D) = (4,5,6,7,9,12,14)10.用卡諾圖化簡下列各式（1）化簡得F=(2)化簡得F=（3） F(A,B,C,D)=m(0,1,2,5,6,7,8,9,13,14)化簡得F=(4) F(A,B,C,D)=m(0,13,14,15)+(1,2,3,9,10,11) 化簡得F=11.利用與非門實(shí)現(xiàn)下列函數(shù)，并畫出邏輯圖。（1） F= F<= (A nand (not C) ) nand 1CA1(2) F= (3) F(A,B,C,D)=m(0,1,2,4,6,10,14,15)=CDADABCCBA12.

6、已知邏輯函數(shù)，試用以下方法表示該函數(shù)真值表：A B C X0 0 0 00 0 1 10 1 0 10 1 1 11 0 0 11 0 1 11 1 0 11 1 1 0卡諾圖：邏輯圖：波形圖VHDL語言 X<= (A and not B) or (B and not C) or (c and not A)13.根據(jù)要求畫出所需的邏輯電路圖。 （a） （b）14.畫出F1,F2的波形第二章 組合邏輯1. 分析圖中所示的邏輯電路，寫出表達(dá)式并進(jìn)行化簡2. 分析下圖所示邏輯電路，其中S3、S2、S1、S0為控制輸入端，列出真值表，說明 F 與 A、B 的關(guān)系。F1=F2=F=F1F2=3.

7、分析下圖所示邏輯電路，列出真值表，說明其邏輯功能。解： F1=真值表如下： 當(dāng)BC時(shí)， F1=A當(dāng)B=C=1時(shí)， F1=A當(dāng)B=C=0時(shí)， F1=0裁判判決電路，A為主裁判，在A同意的前提下，只要有一位副裁判（B，C）同意，成績就有效。F2=真值表如下： 當(dāng)A、B、C三個(gè)變量中有兩個(gè)及兩個(gè)以上同時(shí)為“1”時(shí)，F(xiàn)2 = 1 。4.圖所示為數(shù)據(jù)總線上的一種判零電路，寫出F的邏輯表達(dá)式，說明該電路的邏輯功能。解：F=只有當(dāng)變量A0A15全為0時(shí)，F(xiàn) = 1；否則，F(xiàn) = 0。因此，電路的功能是判斷變量是否全部為邏輯“0”。5. 分析下圖所示邏輯電路，列出真值表，說明其邏輯功能解： 真值表如下：因此，

8、這是一個(gè)四選一的選擇器。6. 下圖所示為兩種十進(jìn)制數(shù)代碼轉(zhuǎn)換器，輸入為余三碼，輸出為什么代碼？解：這是一個(gè)余三碼 至8421 BCD 碼轉(zhuǎn)換的電路7. 下圖是一個(gè)受 M 控制的4位二進(jìn)制碼和格雷碼的相互轉(zhuǎn)換電路。M=1 時(shí)，完成自然二進(jìn)制碼至格雷碼轉(zhuǎn)換；M=0 時(shí)，完成相反轉(zhuǎn)換。請說明之解：Y3=X3當(dāng)M=1時(shí) Y3=X3 Y2=X2X3 Y1=X1X2 Y0=X0X1當(dāng)M=0時(shí) Y3=X3 Y2=X2X3 Y1=X1Y2=X1X2X3 Y0=X0Y1=X0X1X2X3 由真值表可知：M=1 時(shí)，完成8421 BCD碼到格雷碼的轉(zhuǎn)換；M=0 時(shí)，完成格雷碼到8421 BCD碼的轉(zhuǎn)換。8. 已知

9、輸入信號A,B,C,D的波形如下圖所示，選擇適當(dāng)?shù)募蛇壿嬮T電路，設(shè)計(jì)產(chǎn)生輸出 F 波形的組合電路（輸入無反變量）解：列出真值表如下： 9. 用紅、黃、綠三個(gè)指示燈表示三臺設(shè)備的工作情況：綠燈亮表示全部正常；紅燈亮表示有一臺不正常；黃燈亮表示有兩臺不正常；紅、黃燈全亮表示三臺都不正常。列出控制電路真值表，并選出合適的集成電路來實(shí)現(xiàn)。解：設(shè)：三臺設(shè)備分別為 A、B、C： “1”表示有故障，“0”表示無故障；紅、黃、綠燈分別為Y1、Y2、Y3：“1”表示燈亮；“0”表示燈滅。據(jù)題意列出真值表如下： 于是得：10. 用兩片雙四選一數(shù)據(jù)選擇器和與非門實(shí)現(xiàn)循環(huán)碼至8421BCD碼轉(zhuǎn)換。解：(1)畫函數(shù)卡

10、諾圖； (2)寫邏輯函數(shù)表達(dá)式：(1) 畫邏輯圖：11. 用一片74LS148和與非門實(shí)現(xiàn)8421BCD優(yōu)先編碼器12. 用適當(dāng)門電路，設(shè)計(jì)16位串行加法器，要求進(jìn)位璉速度最快，計(jì)算一次加法時(shí)間。解：全加器真值表如下AiBiCi-1SiCi+10000000110010100110110010101011100111111可以寫出以下表達(dá)式要使進(jìn)位璉速度最快，應(yīng)使用“與或非”門。具體連接圖如下。若“與或非”門延遲時(shí)間為t1，“非門”延遲時(shí)間為t2，則完成一次16位加法運(yùn)算所需時(shí)間為： 13.用一片4:16線譯碼器將8421BCD碼轉(zhuǎn)換成余三碼，寫出表達(dá)式解:14. 使用一個(gè)4位二進(jìn)制加法器設(shè)計(jì)

11、8421BCD碼轉(zhuǎn)換成余三碼轉(zhuǎn)換器：解： 15. 用74LS283加法器和邏輯門設(shè)計(jì)實(shí)現(xiàn)一位8421 BCD碼加法器電路。解：16. 設(shè)計(jì)二進(jìn)制碼/格雷碼轉(zhuǎn)換器解：真值表 得： 17. 設(shè)計(jì)七段譯碼器的內(nèi)部電路，用于驅(qū)動共陰極數(shù)碼管。解：七段發(fā)光二極管為共陰極電路，各段為“1”時(shí)亮。8421BCD碼七 段譯碼器A3A2A1A0YeYfYgYaYbYcYdabcdefg 七段譯碼器真值表如下：輸入輸出顯示A3A2A1A0YaYbYcYdYeYfYg000011111100000101100001001011011012001111110013010001100114010110110115011

12、01011111601111110000710001111111810011111011918. 設(shè)計(jì)一個(gè)血型配比指示器。解： 用XY表示供血者代碼，MN表示受血者代碼。代碼設(shè)定如下：XY = 00 A型 MN = 00 A型 01 B型 01 B型 10 AB型 10 AB型 11 O 型 11 O 型得：F1 = (0,2,5,6,10,12,13,14,15)19. 設(shè)計(jì)保密鎖。解： 設(shè)A,B,C按鍵按下為1，F(xiàn)為開鎖信號（F=1為打開），G為報(bào)警信號（G=1為報(bào)警）。（1）真值表A B CF G 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 0 00

13、 10 10 10 01 01 01 0（2） 卡諾圖化簡F的卡諾圖： 化簡得： G 的卡諾圖化簡得：第三章 時(shí)序邏輯1.寫出觸發(fā)器的次態(tài)方程，并根據(jù)已給波形畫出輸出 Q 的波形。解：2. 說明由RS觸發(fā)器組成的防抖動電路的工作原理，畫出對應(yīng)輸入輸出波形解：3. 已知JK信號如圖，請畫出負(fù)邊沿JK觸發(fā)器的輸出波形（設(shè)觸發(fā)器的初態(tài)為0）4. 寫出下圖所示個(gè)觸發(fā)器次態(tài)方程，指出CP脈沖到來時(shí)，觸發(fā)器置“1”的條件。解：（1），若使觸發(fā)器置“1”，則A、B取值相異。 （2），若使觸發(fā)器置“1”，則A、B、C、D取值為奇數(shù)個(gè)1。1）3）5.寫出各觸發(fā)器的次態(tài)方程，并按所給的CP信號，畫出各觸發(fā)器的輸出

14、波形（設(shè)初態(tài)為0）解： 6. 設(shè)計(jì)實(shí)現(xiàn)8位數(shù)據(jù)的串行并行轉(zhuǎn)換器。74LS373&74LS299M03CRXSRG1G2S0S1SLCRA/QAB/QBD/QDC/QCE/QEF/QFG/QGH/QHQAQHD7 D6D5D4D3D2D1D0QAQBQDQCQEQFQGQHEN1 C22DQCPCGOE7. 分析下圖所示同步計(jì)數(shù)電路解：先寫出激勵方程，然后求得狀態(tài)方程得真值表：狀態(tài)圖如下：該計(jì)數(shù)器是五進(jìn)制計(jì)數(shù)器，可以自啟動。8. 作出狀態(tài)轉(zhuǎn)移表和狀態(tài)圖，確定其輸出序列。解：求得狀態(tài)方程如下得狀態(tài)圖：故輸出序列為：000119. 用D觸發(fā)器構(gòu)成按循環(huán)碼(000001011111101100

15、000)規(guī)律工作的六進(jìn)制同步計(jì)數(shù)器解：先列出真值表，然后求得激勵方程 PS NS 輸出 N 0 0 0 0 0 1 0 0 0 1 0 1 1 0 0 1 1 1 1 1 0 1 1 1 1 0 1 0 1 0 1 1 0 0 0 1 0 0 0 0 0 1化簡得： 得D觸發(fā)器的激勵方程：Q2Q010220Q1DDCPZ邏輯電路圖如下：10. 用D觸發(fā)器設(shè)計(jì)3位二進(jìn)制加法計(jì)數(shù)器，并畫出波形圖。解: 真值表如下Q2n Q1n Q0nQ2n+1 Q2n+1 Q0n+10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 10 1 00 1 11 0 01 0 11

16、 1 01 1 10 0 0建立激勵方程：11. 用下圖所示的電路結(jié)構(gòu)構(gòu)成五路脈沖分配器，試分別用簡與非門電路及74LS138集成譯碼器構(gòu)成這個(gè)譯碼器，并畫出連線圖。解：先寫出激勵方程，然后求得狀態(tài)方程 得真值表 得狀態(tài)圖若用與非門實(shí)現(xiàn)，譯碼器輸出端的邏輯函數(shù)為：若用譯碼器74LS138實(shí)現(xiàn),譯碼器輸出端的邏輯函數(shù)為： 12 若將下圖接成12進(jìn)制加法器，預(yù)置值應(yīng)為多少？畫出狀態(tài)圖及輸出波形圖。解：預(yù)置值應(yīng)C=0，B1，A1。 13. 分析下圖所示同步時(shí)序邏輯電路，作出狀態(tài)轉(zhuǎn)移表和狀態(tài)圖，說明它是Mealy型電路還是Moore型電路以及電路的功能。解： 電路的狀態(tài)方程和輸出方程為： 該電路是Mo

17、ore型電路。當(dāng)X=0時(shí)，電路為模4加法計(jì)數(shù)器；當(dāng)X=1時(shí)，電路為模4減法計(jì)數(shù)器14. 分析下圖所示同步時(shí)序邏輯電路，作出狀態(tài)轉(zhuǎn)移表和狀態(tài)圖，說明這個(gè)電路能對何種序列進(jìn)行檢測？解：電路的狀態(tài)方程和輸出方程為：得電路狀態(tài)轉(zhuǎn)移表、狀態(tài)圖如下： 由此可見，凡輸入序列 “110”,輸出就為“1” 。15. 作“101”序列信號檢測器的狀態(tài)表，凡收到輸入序列101時(shí)，輸出為 1 ；并規(guī)定檢測的101序列不重疊。解： 根據(jù)題意分析，輸入為二進(jìn)制序列x，輸出為Z；且電路應(yīng)具有3個(gè)狀態(tài)： S0、S1、S2。列狀態(tài)圖和狀態(tài)表如下：S0S0S00/01/10/00/01/01/0S1 / 0S1 / 0S0 /

18、1X =1X =0S0 / 0S2 / 0S0 / 0S0S1S2NS / ZPS 16. 某計(jì)數(shù)器的波形如圖示。解：（1）確定計(jì)數(shù)器的狀態(tài)計(jì)數(shù)器循環(huán)中有7個(gè)狀態(tài)。（2）真值表如下Q3n Q2n Q1nQ3n+1 Q2n+1 Q1n+10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 0 1 11 0 11 1 10 1 00 0 11 0 01 1 0（3）得狀態(tài)方程、激勵方程17. 對狀態(tài)表進(jìn)行編碼，并做出狀態(tài)轉(zhuǎn)移表，用D觸發(fā)器和與非門實(shí)現(xiàn)。解：B,F，D,E為等價(jià)狀態(tài)，化簡后的狀態(tài)表為PSNS , ZX =0X =1ABCDC,1B,0C,1D,0D,1C

19、,1A,0C,0若狀態(tài)編碼A=00，B01，C=10，D=11，則電路的狀態(tài)方程和輸出方程為18. 某時(shí)序機(jī)狀態(tài)圖如下圖所示。請用“一對一法”設(shè)計(jì)其電路解：19某時(shí)序機(jī)狀態(tài)圖如下所示，用“計(jì)數(shù)器法”設(shè)計(jì)該電路解：若編碼為： S0=00 S1=01 S2=11 S3=10：則 次態(tài)方程為： 第四章 習(xí)題答案1.設(shè)計(jì)4個(gè)寄存器堆。解：2. 設(shè)計(jì)具有4個(gè)寄存器的隊(duì)列。解：3設(shè)計(jì)具有4個(gè)寄存器的堆棧解：可用具有左移、右移的移位寄存器構(gòu)成堆棧。4SRAM、DRAM的區(qū)別解：DRAM表示動態(tài)隨機(jī)存取存儲器，其基本存儲單元是一個(gè)晶體管和一個(gè)電容器，是一種以電荷形式進(jìn)行存儲的半導(dǎo)體存儲器，充滿電荷的電容器代表

20、邏輯“1”，“空”的電容器代表邏輯“0”。數(shù)據(jù)存儲在電容器中，電容存儲的電荷一般是會慢慢泄漏的，因此內(nèi)存需要不時(shí)地刷新。電容需要電流進(jìn)行充電，而電流充電的過程也是需要一定時(shí)間的，一般是0.2-0.18微秒（由于內(nèi)存工作環(huán)境所限制，不可能無限制的提高電流的強(qiáng)度），在這個(gè)充電的過程中內(nèi)存是不能被訪問的。DRAM擁有更高的密度，常常用于PC中的主存儲器。 SRAM是靜態(tài)的，存儲單元由4個(gè)晶體管和兩個(gè)電阻器構(gòu)成，只要供電它就會保持一個(gè)值，沒有刷新周期，因此SRAM 比DRAM要快。SRAM常常用于高速緩沖存儲器，因?yàn)樗懈叩乃俾剩?. 為什么DRAM采用行選通和列選通解：DRAM存儲器讀/寫周期時(shí)，

21、在行選通信號RAS有效下輸入行地址，在列選通信號CAS有效下輸入列地址。如果是讀周期，此位組內(nèi)容被讀出；如果是寫周期，將總線上數(shù)據(jù)寫入此位組。由于DRAM需要不斷刷新，最常用的是“只有行地址有效”的方法，按照這種方法，刷新時(shí)，是在RAS有效下輸入刷新地址，存儲體的列地址無效，一次選中存儲體中的一行進(jìn)行刷新。每當(dāng)一個(gè)行地址信號RAS有效選中某一行時(shí)，該行的所有存儲體單元進(jìn)行刷新。6. 用ROM實(shí)現(xiàn)二進(jìn)制碼到余3碼轉(zhuǎn)換解： 真值表如下： 8421碼余三碼BBBBGGGG0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01

22、0 0 10 0 1 10 1 0 0 0 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 0最小項(xiàng)表達(dá)式為：G= G= G= G=陣列圖為： 7. 用ROM實(shí)現(xiàn)8位二進(jìn)制碼到8421碼轉(zhuǎn)換解：輸入為8位二進(jìn)制數(shù)，輸出為3位BCD碼，12位二進(jìn)制數(shù)，所以，所需ROM的容量為：2*12=30728.ROM、EPROM和EEPROM的區(qū)別解：ROM 指的是“只讀存儲器”，即Read-Only Memory。這是一種線路最簡單半導(dǎo)體電路，通過掩模工藝， 一次性制造，其中的代碼與數(shù)據(jù)將永久保存(除非壞掉)，不能進(jìn)行修改。EPROM 指的是“可擦

23、寫可編程只讀存儲器”，即Erasable Programmable Read-Only Memory。是采用浮柵技術(shù)生產(chǎn)的可編程存儲器，它的存儲單元多采用N溝道疊柵MOS管，信息的存儲是通過MOS管浮柵上的電荷分布來決定的，編程過程就是一個(gè)電荷注入過程。編程結(jié)束后，由于絕緣層的包圍，注入到浮柵上的電荷無法泄漏，因此電荷分布維持不變，EPROM也就成為非易失性存儲器件了。當(dāng)外部能源（如紫外線光源）加到EPROM上時(shí)，EPROM內(nèi)部的電荷分布才會被破壞，此時(shí)聚集在MOS管浮柵上的電荷在紫外線照射下形成光電流被泄漏掉，使電路恢復(fù)到初始狀態(tài)，從而擦除了所有寫入的信息。這樣EPROM又可以寫入新的信息。

24、EEPROM 指的是“電可擦除可編程只讀存儲器”，即Electrically Erasable Programmable Read-Only Memory。也是采用浮柵技術(shù)生產(chǎn)的可編程ROM，但是構(gòu)成其存儲單元的是隧道MOS管，隧道MOS管也是利用浮柵是否存有電荷來存儲二值數(shù)據(jù)的，不同的是隧道MOS管是用電擦除的，并且擦除的速度要快的多（一般為毫秒數(shù)量級）。它的最大優(yōu)點(diǎn)是可直接用電信號擦除，也可用電信號寫入。E2PROM的電擦除過程就是改寫過程，它具有ROM的非易失性，又具備類似RAM的功能，可以隨時(shí)改寫（可重復(fù)擦寫1萬次以上）。目前，大多數(shù)E2PROM芯片內(nèi)部都備有升壓電路。因此，只需提供單

25、電源供電，便可進(jìn)行讀、擦除/寫操作，這為數(shù)字系統(tǒng)的設(shè)計(jì)和在線調(diào)試提供了極大方便。9. flash存儲器的特點(diǎn)解： Flash也是一種非易失性的內(nèi)存，屬于EEPROM的改進(jìn)產(chǎn)品。FLASH是結(jié)合EPROM和EEPROM技術(shù)達(dá)到的，F(xiàn)LASH使用雪崩熱電子注入方式來編程。主要特點(diǎn)是，F(xiàn)LASH對芯片提供大塊或整塊的擦除，而EEPROM則可以一次只擦除一個(gè)字節(jié)(Byte)。這就降低了設(shè)計(jì)的復(fù)雜性，它可以不要EEPROM單元里多余的晶體管，所以可以做到高集成度，大容量，另FLASH的浮柵工藝上也不同，寫入速度更快。10. 用256K×8芯片實(shí)現(xiàn)256K×32的ROM解：需要4片25

26、6K×8的存儲器，進(jìn)行位擴(kuò)展。11. 用1M×4芯片實(shí)現(xiàn)1M×16的SRAM解：需要4片1M×4的存儲器，進(jìn)行位擴(kuò)展。 12 用256K×4芯片實(shí)現(xiàn)1M×8的DRAM解：需8片1M×4的存儲器，進(jìn)行字位同時(shí)擴(kuò)展。13用1M×8芯片實(shí)現(xiàn)4M×8的DRAM解：需4片1M×8的存儲器，進(jìn)行字?jǐn)U展。14用64K×4芯片實(shí)現(xiàn)64K×16的ROM解：需4片64K×4的存儲器，進(jìn)行位擴(kuò)展。15用1M×8芯片實(shí)現(xiàn)4M×16的ROM解：需8片1M×8的存

27、儲器，進(jìn)行字位同時(shí)擴(kuò)展。第五章 習(xí)題答案1. 畫出與陣列編程點(diǎn)解：2. 畫出或陣列編程點(diǎn) 解： 3. 與、或陣列均可編程，畫出編程點(diǎn)。解;4. 4變量LUT編程解：5. 用VHDL寫出4輸入與門解： 源代碼： LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY and4 IS PORT (a，b，c，d：IN STD_LOGIC； x：OUT STD_LOGIC）； END and4； ARCHITECTURE and4_arc OF and4 IS BEGIN xa AND b AND c AND d； END and4_arc； 6. 用VH

28、DL寫出4輸入或門解： 源代碼： LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY or4 IS PORT (a，b，c，d：IN STD_LOGIC； x：OUT STD_LOGIC）； END or4； ARCHITECTURE or4_arc OF or4 IS BEGIN xa OR b OR c OR d； END or4_arc；7. 用VHDL寫出SOP表達(dá)式解： 源代碼： LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY sop IS PORT (a，b，c，d，e，f：IN S

29、TD_LOGIC； x：OUT STD_LOGIC）； END sop； ARCHITECTURE sop_arc OF sop IS BEGIN x(a AND b) OR (c AND d) OR (e AND f)； END sop_arc；8. 用VHDL寫出布爾表達(dá)式解： 源代碼： LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY boolean IS PORT (a，b，c：IN STD_LOGIC； f：OUT STD_LOGIC）； END boolean ； ARCHITECTURE boolean_arc OF boolea

30、n IS BEGIN f(a OR (NOT b) OR c) AND (a OR b OR (NOT c) AND (NOT a) OR (NOT b) OR (NOT c)； END boolean_arc；9. 用VHDL結(jié)構(gòu)法寫出SOP表達(dá)式解： 源代碼： 三輸入與非門的邏輯描述 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY nand3 IS PORT (a，b，c：IN STD_LOGIC； x：OUT STD_LOGIC）； END nand3； ARCHITECTURE nand3_arc OF nand3 IS BEGIN

31、xNOT (a AND b AND c)； END nand3_arc；頂層結(jié)構(gòu)描述文件 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY sop IS PORT (in1，in2，in3，in4，in5，in6，in7，in8，in9：IN STD_LOGIC； out4：OUT STD_LOGIC)； END sop； ARCHITECTURE sop_arc OF sop IS COMPONENT nand3 PORT (a，b，c：IN STD_LOGIC； x：OUT STD_LOGIC）； END COMPONENT； SIGNAL

32、 out1，out2，out3：STD_LOGIC； BEGIN u1：nand3 PORT MAP (in1，in2，in3，out1)； u2：nand3 PORT MAP (in4，in5，in6，out2)； u3：nand3 PORT MAP (in7，in8，in9，out3)； u4：nand3 PORT MAP (out1，out2，out3，out4)； END sop；10. 用VHDL數(shù)據(jù)流法寫出SOP表達(dá)式解： 源代碼： LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY sop IS PORT (in1，in2，in3，

33、in4，in5，in6，in7，in8，in9：IN STD_LOGIC； out4：OUT STD_LOGIC)； END sop； ARCHITECTURE sop_arc OF sop IS BEGIN out4(in1 AND in2 AND in3) OR (in4 AND in5 AND in6 ) OR (in7 AND in8 AND in9)； END sop_arc；13. 用VHDL設(shè)計(jì)38譯碼器 解： 源代碼： LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY decoder_3_to_8 IS PORT （a，b，c，

34、g1，g2a，g2b：IN STD_LOGIC； y：OUT STD_LOGIC _VECTOR（7 downto 0）； END decoder_3_to_8； ARCHITECTURE rt1 OF decoder_3_to_8 IS SIGNAL indata：STD_LOGIC _VECTOR（2 downto 0）； BEGIN indatac & b & a； PROCESS（indata，g1，g2a，g2b） BEGIN IF（g11 AND g2a0 AND g2b0）THEN CASE indata IS WHEN "000"y"

35、;11111110"； WHEN "001"y"11111101"； WHEN "010"y"11111011"； WHEN "011"y"11110111"； WHEN "100"y"11101111"； WHEN "101"y"11011111"； WHEN "110"y"10111111"； WHEN othersy"0111111

36、1"； END CASE； ELSE y"11111111"； END IF； END PROCESS； END rt1；14. 用VHDL設(shè)計(jì)七段顯示譯碼器 解： 源代碼： LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY segment7 IS PORT （xin：IN STD_LOGIC _VECTOR（3 downto 0）； lt，rbi：IN STD_LOGIC； yout：OUT STD_LOGIC _VECTOR（6 downto 0）；birbo：INOUT STD_LOGIC）； END segment7； ARCHITECTURE seg7448 OF segment7 IS SIGNAL sig_xin： STD_LOGIC _VECTOR（3 downto 0）； BEGIN sig_xinxin； PROCESS（sig_xin，lt，rbi，birbo） BEGIN IF（birbo0）THEN yout"0000000"； ELSIF （lt0）THEN you