電子技術基礎-第14章_可編程邏輯器件

1、第第14章章可編程邏輯器件可編程邏輯器件成都理工大學工程技術學院成都理工大學工程技術學院自動化工程系自動化工程系 雷永鋒雷永鋒2013第第14章章 可編程邏輯器件可編程邏輯器件 14.1 概概 述述 14.2 PAL和和GAL 14.3 CPLD和和FPGA 14.4 ISP技術與技術與ISP器件器件 本章要介紹的可編程邏輯器件屬于用戶更改其邏輯功能本章要介紹的可編程邏輯器件屬于用戶更改其邏輯功能的現(xiàn)場片它使用起來十分靈活方便的現(xiàn)場片它使用起來十分靈活方便 14.1 概述概述14.1.1 PLD的發(fā)展歷程的發(fā)展歷程可編程邏輯器件可編程邏輯器件PLD （Programmable Logic De

2、vice）是）是20世紀世紀70年代發(fā)展起來的一種新型邏年代發(fā)展起來的一種新型邏輯器件輯器件 PLD廣泛用于自動控制、智能儀表、數(shù)字電子等領域廣泛用于自動控制、智能儀表、數(shù)字電子等領域 可編程邏輯器件在歷史上經(jīng)歷了：可編程邏輯器件在歷史上經(jīng)歷了： 熔絲編程的熔絲編程的PROM (Programmable Read Only Memory )、PLA(Programmable Logic Array)、PAL(Programmable Array Logic)、80年代初的可重復編程的年代初的可重復編程的GAL(Generic Array Logic)、到到80年代中后期采用大規(guī)模集成電路技術的

3、年代中后期采用大規(guī)模集成電路技術的EPLD、CPLD和和FPGA 14.1.2 PLD的分類的分類1按集成度分類按集成度分類圖圖141 按集成度分類按集成度分類2PLD的內(nèi)部結(jié)構(gòu)分類的內(nèi)部結(jié)構(gòu)分類它可分為兩大類：乘積項機構(gòu)器件和查表結(jié)構(gòu)器件它可分為兩大類：乘積項機構(gòu)器件和查表結(jié)構(gòu)器件 3按編程工藝分類按編程工藝分類(1) 熔絲結(jié)構(gòu)型器件，編程后無法修改，如：熔絲結(jié)構(gòu)型器件，編程后無法修改，如：早期的早期的PROM就屬于這類結(jié)構(gòu)就屬于這類結(jié)構(gòu) 圖圖14-2 熔絲編程熔絲編程PROM示意圖示意圖 用MOS工藝制造的PROM 圖圖14-3 PN結(jié)擊穿法編程的結(jié)擊穿法編程的PROM （2）EPROM型

4、型 EPROM（Erasable Programmable ROM）是紫外線）是紫外線擦除電可編程的邏輯器件，它用較高的編程電壓進行擦除電可編程的邏輯器件，它用較高的編程電壓進行編程，當需要再次編程時，用紫外線照射進行擦除編程，當需要再次編程時，用紫外線照射進行擦除 圖圖14-4 EPROM紫外線擦除電可編程的邏輯器件紫外線擦除電可編程的邏輯器件浮柵雪崩注入型浮柵雪崩注入型MOS管為存儲單元的管為存儲單元的EPROM： （3）EEPROM型型 EEPROM(Electrically Erasable Programmable ROM)也可寫成也可寫成2E PROM,是電可擦寫可編程邏輯器件，是

5、電可擦寫可編程邏輯器件，它對它對EPROM工藝進行改造進，不需要紫外線擦除，工藝進行改造進，不需要紫外線擦除，而直接用電擦除而直接用電擦除 2E PROM的存儲元是一個具有兩個柵極的的存儲元是一個具有兩個柵極的NMOS管，如圖管，如圖145（a）、（）、（b）所示：）所示：圖圖14-5 （4）RAM型型 這是基于這是基于SRAM查找表結(jié)構(gòu)的器件，大部分的查找表結(jié)構(gòu)的器件，大部分的FPGA器件都采用此種編程工藝器件都采用此種編程工藝 特點：特點：在編程速度、編程要求上優(yōu)于前三種，在編程速度、編程要求上優(yōu)于前三種，不過不過SRAM型器件的編程信息存放在型器件的編程信息存放在RAM種，種，斷電后會丟

6、失，再次上電后需要再次編程斷電后會丟失，再次上電后需要再次編程 14.1.3 PLD的基本結(jié)構(gòu)的基本結(jié)構(gòu) 簡單簡單PLD結(jié)構(gòu)如結(jié)構(gòu)如圖圖146所示，其主體正是由門構(gòu)成的所示，其主體正是由門構(gòu)成的與（線與）陣列和或陣列，邏輯函數(shù)由它們實現(xiàn)。與（線與）陣列和或陣列，邏輯函數(shù)由它們實現(xiàn)。 圖圖146 基本基本PLD器件的原理結(jié)構(gòu)圖器件的原理結(jié)構(gòu)圖 與陣列的每個輸入端都與陣列的每個輸入端都有輸入緩存電路，如有輸入緩存電路，如圖圖147所示產(chǎn)生原變量所示產(chǎn)生原變量和反變量兩個互補信號和反變量兩個互補信號 圖圖147 PLD輸入緩沖電路輸入緩沖電路 14.2 PAL和和GALPLD內(nèi)部基本結(jié)構(gòu)中邏輯符號的

7、畫法和約定內(nèi)部基本結(jié)構(gòu)中邏輯符號的畫法和約定 圖圖14-8 交叉點交叉點的連接的連接方式方式 圖圖14-9 PLD與門、與門、或門的畫或門的畫法法 編程與門的表示也可以采用如編程與門的表示也可以采用如圖圖1410所示的方法所示的方法 圖圖1410編程與門的表示編程與門的表示 14.2.1 PLA的應用與原理的應用與原理1.PLA的結(jié)構(gòu)的結(jié)構(gòu) PAL（Programmable Array Logic）的品種很多，）的品種很多，PAL16L8和和PAL16R8是典型的兩種是典型的兩種 圖圖14-11 PAL16L8邏輯圖邏輯圖PAL16L8屬于組合型屬于組合型PAL，其每個輸出相應與，其每個輸出相

8、應與圖圖1412所示的結(jié)構(gòu)所示的結(jié)構(gòu) 圖圖14-12 異步異步I/O（組合）輸出結(jié)構(gòu)（組合）輸出結(jié)構(gòu)圖圖1413所示是另一類所示是另一類PAL的輸出結(jié)構(gòu)，或門后面是一的輸出結(jié)構(gòu)，或門后面是一個上升沿的個上升沿的D觸發(fā)器，觸發(fā)器的反相輸出端通過緩沖電路觸發(fā)器，觸發(fā)器的反相輸出端通過緩沖電路反饋到與陣列反饋到與陣列 ：圖圖14-13 寄存器輸出結(jié)構(gòu)寄存器輸出結(jié)構(gòu)PAL16R8就是就是8個圖個圖1413結(jié)構(gòu)構(gòu)成的結(jié)構(gòu)構(gòu)成的PAL 除了以上輸出結(jié)構(gòu)外，還有異步輸除了以上輸出結(jié)構(gòu)外，還有異步輸出出PAL，算術選通反饋，算術選通反饋PAL等等 2.PAL的應用的應用 例例141 用用PAL器件實現(xiàn)一個一位

9、全加器和一位全減器。器件實現(xiàn)一個一位全加器和一位全減器。解解 全加器的輸入變量有三個：全加器的輸入變量有三個：被加數(shù)被加數(shù)An加數(shù)加數(shù)Bn低位的進位低位的進位 Cn-1;輸出變量有兩個：全加和數(shù)輸出變量有兩個：全加和數(shù)Sn向向高位的進位為高位的進位為Cn全減器的輸出變?nèi)珳p器的輸出變量有三個：被減數(shù)量有三個：被減數(shù) Dn、減數(shù)、減數(shù) En低位的借位數(shù)低位的借位數(shù) Fn-1輸出變量有兩輸出變量有兩個：差數(shù)個：差數(shù) Gn、向高位的借位、向高位的借位 Fn:全加器與全減器的真值表如全加器與全減器的真值表如表表141所示所示: nAnB1nCnSnCnDnE1nFnGnF0000000000001100

10、0111010100101101101011011001010010101011010011001110001111111111表表141 全加器與全減器的真值表全加器與全減器的真值表圖圖14-14 PAL16R8邏輯邏輯圖圖 邏輯功能的描述 （1）根據(jù)真值表寫出各輸出量的邏輯表達式根據(jù)真值表寫出各輸出量的邏輯表達式并化簡，得到最簡與或表達式位：并化簡，得到最簡與或表達式位： 1111nnnnnnnnnnnnnCBACBACBACBASnnnnnbnBACACBC11111nnnnnnnnnnFEDFEDFEDG11nnnnnnnFEEDFDF（2）輸入端共有）輸入端共有6個，輸出端個，輸出端

11、4個，高電個，高電平有效，屬組合邏輯電路，每個輸出有平有效，屬組合邏輯電路，每個輸出有34個乘積項。個乘積項。 選合適的PAL芯片 圖圖14-15 用用PAL14H4實實現(xiàn)的全加器現(xiàn)的全加器/全減器邏輯全減器邏輯圖圖3.PAL器件的特點及缺陷器件的特點及缺陷與與SSI(Small Scale Integrated Circuit)、MSI(Medium Scale Integrated Circuit)標準產(chǎn)品標準產(chǎn)品相比，相比，PAL器件在以下幾個方面顯示出器件在以下幾個方面顯示出優(yōu)越性優(yōu)越性：(1).提高了功能密度，節(jié)省了空間，提高了速度。提高了功能密度，節(jié)省了空間，提高了速度。(2).使

12、用方便，提高了設計的靈活性。使用方便，提高了設計的靈活性。 (3)通過對加密位編程，可實現(xiàn)加密功能，防止非通過對加密位編程，可實現(xiàn)加密功能，防止非 法復制。法復制。(4) 時序型時序型PAL器件在接通電源時可自動將各器件在接通電源時可自動將各 觸發(fā)器置觸發(fā)器置0，保證電路從起始狀態(tài)使用，即，保證電路從起始狀態(tài)使用，即 具有上電復位功能。具有上電復位功能。其集成密度低，仍有一定的其集成密度低，仍有一定的局限性局限性，主要表現(xiàn)在，主要表現(xiàn)在: (1) PAL器件一般采用熔絲工藝，只能一次編器件一般采用熔絲工藝，只能一次編 程，不能改寫，使用者有一定風險。程，不能改寫，使用者有一定風險。 (2) P

13、AL器件的輸出結(jié)構(gòu)固定，不能重新組態(tài)，編程器件的輸出結(jié)構(gòu)固定，不能重新組態(tài)，編程 靈活性較差。為滿足不同應用需要，就得選不同靈活性較差。為滿足不同應用需要，就得選不同 型號的型號的PAL器件。器件。14.2.2 GAL的原理與應用的原理與應用GAL（Generic Array Logic）即通用陣列邏輯器）即通用陣列邏輯器件，它與件，它與PAL的區(qū)別在于的區(qū)別在于GAL的輸出電路可以組態(tài)的輸出電路可以組態(tài) 圖圖1416是是GAL16V8的邏輯圖見的邏輯圖見P299 與與PAL型號的定義規(guī)則一樣，型號的定義規(guī)則一樣，GAL16V8中的中的16代表代表與陣列的輸出變量數(shù)，與陣列的輸出變量數(shù)，8表示

14、輸出端數(shù)，表示輸出端數(shù)，V是輸出方是輸出方式可以改變的意思式可以改變的意思 在結(jié)構(gòu)上，普通型在結(jié)構(gòu)上，普通型GAL與與PAL結(jié)構(gòu)相似結(jié)構(gòu)相似 ，不同的是，不同的是，GAL在或陣列的輸出端加上一個可編程的輸出邏輯在或陣列的輸出端加上一個可編程的輸出邏輯宏單元宏單元OLMC (Output Logic Macro Cell)來取代來取代PAL器件的各種輸出反饋結(jié)構(gòu)，器件的各種輸出反饋結(jié)構(gòu)，GAL的許多優(yōu)點正是源于的許多優(yōu)點正是源于OLMC。1.OLMC的結(jié)構(gòu)原理的結(jié)構(gòu)原理 OLMC的結(jié)構(gòu)如的結(jié)構(gòu)如圖圖1417所示，它主要有所示，它主要有8個輸入或個輸入或門、一個異或門、門、一個異或門、4個多路選擇

15、器和一個個多路選擇器和一個D觸發(fā)器構(gòu)成觸發(fā)器構(gòu)成 圖圖14-17 例如，要求實現(xiàn)：例如，要求實現(xiàn)： IHGFEDCBAO式中有式中有9個乘積項，而或門只有個乘積項，而或門只有8個輸入端，如果個輸入端，如果采用摩根定理，則采用摩根定理，則IHGFEDCBAO輸出只有一個乘積項，只需要通過編程使其輸出極性輸出只有一個乘積項，只需要通過編程使其輸出極性取反即可取反即可 OLMC中的中的D觸發(fā)器可對或門輸出起記憶作用，使觸發(fā)器可對或門輸出起記憶作用，使GAL器件可用于時序邏輯電路。器件可用于時序邏輯電路。每個每個OLMC中有中有4個多路選擇開關，各多路選擇開關功能個多路選擇開關，各多路選擇開關功能 :

16、1）二選一的多路極性開關二選一的多路極性開關PTMUX用于控制第一乘積用于控制第一乘積 項，由控制字中的項，由控制字中的 經(jīng)與非門控制其狀態(tài)，從經(jīng)與非門控制其狀態(tài)，從而決定或門的第一個輸入是來自與陣列的第一乘積項還而決定或門的第一個輸入是來自與陣列的第一乘積項還是地是地 ;0AC)(1 nAC2）二選一的輸出數(shù)據(jù)選擇器二選一的輸出數(shù)據(jù)選擇器OMUX用于選擇組合輸用于選擇組合輸出方式，還是寄存器輸出方式，它也受控制字中的出方式，還是寄存器輸出方式，它也受控制字中的 0AC)(1 nAC控制控制; 3）三態(tài)數(shù)據(jù)選擇器三態(tài)數(shù)據(jù)選擇器TSMUX是四選一的，它用于選擇是四選一的，它用于選擇輸出三態(tài)緩沖器

17、的選通信號。在控制字的控制下，從輸出三態(tài)緩沖器的選通信號。在控制字的控制下，從4路信號中選出一路信號控制三態(tài)緩沖器?？刂品绞铰沸盘栔羞x出一路信號控制三態(tài)緩沖器?？刂品绞饺缛绫肀?42所示。所示。 0AC)(1 nAC表表142 三態(tài)數(shù)據(jù)選擇器控制字三態(tài)數(shù)據(jù)選擇器控制字TSMUX00Vcc開三態(tài)開三態(tài)門門01高阻輸出高阻輸出10允許輸出允許輸出11第一乘積項第一乘積項4）反饋數(shù)據(jù)選擇器反饋數(shù)據(jù)選擇器FMUX用于決定反饋信號的來源，用于決定反饋信號的來源，其輸入分別為地、相鄰單元引腳輸出、其輸入分別為地、相鄰單元引腳輸出、D觸發(fā)器反相觸發(fā)器反相端輸出和本級對應引腳輸出。端輸出和本級對應引腳輸出。

18、0AC)(1 nAC)(1 mACQ表表143 FMUX的控制字的控制字FMUX00001相鄰相鄰OLMC輸輸入入11反饋或輸反饋或輸入入10 GAL器件的結(jié)構(gòu)控制字共有器件的結(jié)構(gòu)控制字共有82位，如位，如圖圖1418所示，它們不受任何外部引腳的控制，而在所示，它們不受任何外部引腳的控制，而在GAL編編程寫入過程中由軟件翻譯用戶源程序后自動設置的程寫入過程中由軟件翻譯用戶源程序后自動設置的 圖圖14-18 GAL16V8的結(jié)構(gòu)控制字的結(jié)構(gòu)控制字 同步同步SYN0時，器件具有寄存器型輸出能力：時，器件具有寄存器型輸出能力：SYN1時器件具有純粹組合型的輸出能力。時器件具有純粹組合型的輸出能力。

19、OLMC的輸出配置控制如的輸出配置控制如表表144所示見所示見P301如表如表144所示。主要有：所示。主要有：專用輸出模式；專用組合輸出模式；專用輸出模式；專用組合輸出模式；選通組合輸出模式；時序電路中的組合輸出模式；選通組合輸出模式；時序電路中的組合輸出模式；時序輸出模式。時序輸出模式。2.GAL器件的應用器件的應用 ABEL、CUPL是是PLD通用設計軟件，也是功能最強通用設計軟件，也是功能最強的軟件，不但能產(chǎn)生熔絲圖，而且還能開發(fā)邏輯方程的軟件，不但能產(chǎn)生熔絲圖，而且還能開發(fā)邏輯方程式，在多數(shù)情況下，只按真值表或狀態(tài)圖提供的程序式，在多數(shù)情況下，只按真值表或狀態(tài)圖提供的程序就能自動產(chǎn)生

20、邏輯方程式，并自動產(chǎn)生編程文件，如就能自動產(chǎn)生邏輯方程式，并自動產(chǎn)生編程文件，如與陣列的編程碼、結(jié)構(gòu)控制字、電子標簽等與陣列的編程碼、結(jié)構(gòu)控制字、電子標簽等 圖圖14-19 典型典型ES字段定義字段定義(1) 電子標簽（電子標簽（ES） GAL為用戶提供的電子標簽（為用戶提供的電子標簽（ES） （2）GAL器件的加密單元器件的加密單元 GAL具有加密單元具有加密單元 （3）GAL器件的開發(fā)工具和應用器件的開發(fā)工具和應用 要使用要使用GAL器器件，就要先進行設計件，就要先進行設計 圖圖14-20 典型典型GAL設計流程設計流程 3.GAL器件的器件的特點特點及及局限性局限性 1）通用性，即靈活性

21、高通用性，即靈活性高 2）100可編程可編程 3）100可測試可測試 1）屬于低密度器件屬于低密度器件 2）加密功能不夠理想加密功能不夠理想 3）各宏單元的同步預置各宏單元的同步預置端也連在一起，大大限制端也連在一起，大大限制了了GAL的使用的使用 14.3 CPLD和和FPGA目前在數(shù)字系統(tǒng)設計領域中使用較為廣泛的可編程邏目前在數(shù)字系統(tǒng)設計領域中使用較為廣泛的可編程邏輯控制器以大規(guī)模、超大規(guī)模集成電路工藝制造的輯控制器以大規(guī)模、超大規(guī)模集成電路工藝制造的CPLD(Complex Programmable Logic Devices)、FPGA(Field Programmable Gate

22、Array)為主。為主。14.3.1 CPLD的結(jié)構(gòu)和工作原理的結(jié)構(gòu)和工作原理 CPLD（Complex Programmable Logic Devices）即復雜可編程邏輯器件即復雜可編程邏輯器件 在流行的在流行的CPLD中中Altera的的MAX7000S系列器件具有系列器件具有一定典型性，它由一定典型性，它由5部分構(gòu)成，即邏輯陣列塊、宏單部分構(gòu)成，即邏輯陣列塊、宏單元、擴展乘積項（共享和并聯(lián)）、可編程連線陣列和元、擴展乘積項（共享和并聯(lián)）、可編程連線陣列和I/O控制塊，如控制塊，如圖圖1421所示。所示。圖圖14-21 MAX7128結(jié)構(gòu)圖結(jié)構(gòu)圖 1.宏單元宏單元括括32256個宏單元

23、不等個宏單元不等 每個宏單元由三個功能塊每個宏單元由三個功能塊組成：邏輯陣列、乘積項組成：邏輯陣列、乘積項選擇矩陣和可編程寄存器選擇矩陣和可編程寄存器 2.邏輯陣列塊（邏輯陣列塊（LAB） 每每16個宏單元組成一個邏個宏單元組成一個邏輯陣列塊輯陣列塊LAB(Logic Array Block) 3.擴展乘積項擴展乘積項共享擴展項由每個宏單元提共享擴展項由每個宏單元提供一個單獨的乘積項供一個單獨的乘積項 不同的不同的LAB通過在通過在可編程連線陣列（可編程連線陣列（PIA）上布線，上布線，以互相連接構(gòu)成所需的邏輯以互相連接構(gòu)成所需的邏輯 4. 編程連線陣列編程連線陣列5. I/O控制塊控制塊 I

24、/O控制塊允許每個控制塊允許每個I/O引腳單獨被配置為輸入、輸出和引腳單獨被配置為輸入、輸出和雙向工作方式。所有雙向工作方式。所有I/O引腳都有一個三態(tài)緩沖器引腳都有一個三態(tài)緩沖器 14.3.2 FPGA結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理 現(xiàn)場可編程門陣列現(xiàn)場可編程門陣列FPGA（Field Programmable Gate Array）,是大規(guī)?？删幊踢壿嬁刂瞥谴笠?guī)?？删幊踢壿嬁刂瞥鼵PLD外的外的另一大類另一大類PLD 查找表查找表一個一個N輸入的查找表，需要輸入的查找表，需要SRAM存儲存儲N個輸入構(gòu)成的個輸入構(gòu)成的真值表，需要真值表，需要 個位的個位的SRAM單元單元(圖圖1422是是4

25、輸入輸入LUT，其內(nèi)部結(jié)構(gòu)如圖，其內(nèi)部結(jié)構(gòu)如圖1423所示所示 )N2Xilinx的的XC4000系列、系列、Spartan系列，系列，Altera的的FLEX10K系列、系列、ACEX系列都采用系列都采用SRAM查找表構(gòu)查找表構(gòu)成，是典型的成，是典型的FPGA器件。器件。圖圖14-22 FPGA查找表單元查找表單元圖圖14-23 FPGA查找表內(nèi)部結(jié)構(gòu)查找表內(nèi)部結(jié)構(gòu)2.FLEX10K系列器件系列器件FLEX10K系列器件的結(jié)構(gòu)和工作原理在系列器件的結(jié)構(gòu)和工作原理在Altera的的FPGA器件中具有典型性器件中具有典型性 FLEX10K系列主要是由嵌入式陣列塊、邏輯系列主要是由嵌入式陣列塊、邏

26、輯陣列塊、陣列塊、Fast Track和和I/O單元單元4部分組成部分組成 :（1）邏輯單元邏輯單元LE (Logic Element)或稱或稱LC（Logic Cell） 它是它是FLEX10K結(jié)構(gòu)中的最小單元，它能有效結(jié)構(gòu)中的最小單元，它能有效地實現(xiàn)邏輯功能地實現(xiàn)邏輯功能,每個每個LE包含一個包含一個4輸入的輸入的LUT、一個帶有同步使能的可編程觸發(fā)器、一個進位一個帶有同步使能的可編程觸發(fā)器、一個進位鏈和一個級聯(lián)鏈。每個鏈和一個級聯(lián)鏈。每個LE有兩個輸出分別可有兩個輸出分別可以驅(qū)動局部互連和快速通道以驅(qū)動局部互連和快速通道Fast Track互連互連 FLEX10K的的LE共共4種工作模式

27、：種工作模式：正常模式正常模式、運算模式運算模式、加減法計數(shù)模式加減法計數(shù)模式和和可清零計數(shù)模可清零計數(shù)模式式 （2）邏輯陣列邏輯陣列LAB（Logic Array Block） 它是由一系列的相鄰它是由一系列的相鄰LE構(gòu)成的每個構(gòu)成的每個LAB包括包括8個個LE、相鄰的進位鏈和級聯(lián)鏈，、相鄰的進位鏈和級聯(lián)鏈，LAB控制信號與控制信號與LAB局部互連。局部互連。LAB構(gòu)構(gòu)成了成了FLEX10K的的粗粒度粗粒度（coarse-grained）結(jié)構(gòu)，有利于）結(jié)構(gòu)，有利于EDA軟件進行布軟件進行布線，優(yōu)化器件的利用，提高性能。線，優(yōu)化器件的利用，提高性能。 （3）快速通道（快速通道（Fast Tra

28、ck） 在在FLEX10K結(jié)構(gòu)中，結(jié)構(gòu)中，LE和器件和器件I/O引腳之引腳之間的連線是通過間的連線是通過快速通道快速通道（Fast Track）互連實現(xiàn)的互連實現(xiàn)的 Fast Track遍布于整個遍布于整個FLEX10K器件，是一系列水平和垂直走器件，是一系列水平和垂直走向的連續(xù)式布線通道向的連續(xù)式布線通道 （4）I/O單元與專用輸入端口單元與專用輸入端口 FLEX10K器件的器件的I/O引腳引腳是由一些是由一些I/O單元（單元（IOE）驅(qū)動的驅(qū)動的 , IOE(I/O單元，或單元，或IOC)位于快速通道的行位于快速通道的行和列的末端，包括一個雙向的和列的末端，包括一個雙向的I/O緩沖器和一個

29、寄緩沖器和一個寄存器，這個寄存器可以用作需要快速建立時間的外存器，這個寄存器可以用作需要快速建立時間的外部數(shù)據(jù)的輸入寄存器，也可以作為要求快速部數(shù)據(jù)的輸入寄存器，也可以作為要求快速“時鐘時鐘到輸出到輸出”性能的數(shù)據(jù)輸出寄存器性能的數(shù)據(jù)輸出寄存器 （5）嵌入式陣列塊嵌入式陣列塊EAB(Embedded Array Block) 它是在輸入輸出口上帶有寄存器的它是在輸入輸出口上帶有寄存器的RAM塊，塊，由一系列的由一系列的嵌入式嵌入式RAM單元單元構(gòu)成構(gòu)成 14.4 ISP技術與技術與ISP器件器件14.4.1 ISP技術的特點技術的特點在系統(tǒng)編程在系統(tǒng)編程ISP（In System Progra

30、mmable）,是指是指用戶在自己設計的目標系統(tǒng)中或印刷電路板上為重構(gòu)用戶在自己設計的目標系統(tǒng)中或印刷電路板上為重構(gòu)邏輯而對邏輯器件進行編程或重復編程。邏輯而對邏輯器件進行編程或重復編程。 在系統(tǒng)編程技術的主要在系統(tǒng)編程技術的主要特點特點如下：如下： 1）縮短了設計試制的周期，降低了試制成本?？s短了設計試制的周期，降低了試制成本。 2）縮小了芯片的體積并簡化生產(chǎn)流程?？s小了芯片的體積并簡化生產(chǎn)流程。 3）方便了系統(tǒng)的維護和升級。方便了系統(tǒng)的維護和升級。 4）提高了系統(tǒng)的可測試性，增強了系統(tǒng)的可靠性。提高了系統(tǒng)的可測試性，增強了系統(tǒng)的可靠性。 14.4.2 ispLSI系列系列1016ispLS

31、I系列器件是基于與或陣列結(jié)構(gòu)的系列器件是基于與或陣列結(jié)構(gòu)的CPLD器件，器件，采用了電可擦采用了電可擦CMOS工藝。工藝。ispLSI1016芯片為芯片為44引腳引腳的的PLCC封裝，封裝，如圖如圖1424所示。所示。 圖圖14-24 ispLSI1016引腳圖引腳圖 其中其中32個個I/O引腳，引腳，4個專用輸入個專用輸入引腳，集成引腳，集成密度為密度為2000門，每片含門，每片含96個寄存器，個寄存器，引腳到引腳引腳到引腳延時為延時為10ns。 圖圖1425是是ispLSI1016的功能框圖。整個器件分為的功能框圖。整個器件分為I/O單單元元、全局布線區(qū)、全局布線區(qū)（GRP）、）、萬能邏輯塊