數(shù)字集成電路試卷B

1、杭州電子科技大學(xué)考試卷（B）卷考試課程集成電路原理考試日期成 績(jī)課程號(hào)教師號(hào)任課教師姓名考生姓名學(xué)號(hào)（8位）年級(jí)專(zhuān)業(yè)注：KPn=50uA/V2 ， KPp=17uA/V2 ，Vthn=0.83V, Vthp=-0.91V,=0.06 第一部分：選擇題（每空2分，共10分）1、 TSMC的中文名稱(chēng)是：（ B）（A）臺(tái)聯(lián)電；（B）臺(tái)積電；（C）中芯國(guó)際；（D）華宏半導(dǎo)體。2、 Wafer的中文名稱(chēng)是：（C ）（A）單晶硅；（B）芯片；（C）晶片；（D）裸芯片。3、 半導(dǎo)體工藝中，N型半導(dǎo)體摻雜方式為：（B）（A）摻入的雜質(zhì)為硼或其他三價(jià)元素；（B）摻入的雜質(zhì)為磷等五價(jià)元素；（C）既摻入的雜質(zhì)為硼或

2、其他三價(jià)元素，也摻入的雜質(zhì)為磷等五價(jià)元素；（D）摻入的雜質(zhì)為金屬元素。4、 下面哪種數(shù)據(jù)存貯器在掉電的情況下，仍能保存數(shù)據(jù)。CA、egister5、 觸發(fā)器和鎖存器的區(qū)別是：（C）（A）觸發(fā)器比鎖存器快；（B）觸發(fā)器比鎖存器面積小；（C）觸發(fā)器是邊沿有效，而鎖存器是電平有效；（D）兩者沒(méi)有區(qū)別。第二部分：填空（每空2分，共10分）1、N-溝道MOSFET，器件的W=10um, L=2um, VTHN=0.83V 則：a) 當(dāng)VGS=0.7V , VDS=1.1V, VSB=0V 時(shí)NMOS管工作在 截止 區(qū)。b) 當(dāng)VGS=1.2V , VDS=1.1V, VSB=0V 時(shí)NMOS管工作在區(qū)。

3、c) 當(dāng)VGS=2.5V , VDS=1.1V, VSB=0V 時(shí)NMOS管工作在區(qū)。2、集成電路的生產(chǎn)流程中，其中氧化工藝是生成。3、a)如圖3(a)所示的晶體管電路的邏輯表達(dá)式是。b)如圖3(b)所示的晶體管電路的邏輯表達(dá)式是。 圖3（a） 圖3（b）第三部分： 名詞解釋?zhuān)款}2. 5分，共10分）1、版圖設(shè)計(jì)規(guī)則2、摩爾定律3、標(biāo)準(zhǔn)單元4、時(shí)鐘抖動(dòng)（clock Jitter）時(shí)鐘抖動(dòng)是指芯片的某一個(gè)給定點(diǎn)上時(shí)鐘周期發(fā)生暫時(shí)性變化，也就是說(shuō)時(shí)鐘周期在不同的周期上可能加長(zhǎng)或縮短。它是一個(gè)平均值為0的平均變量。四、簡(jiǎn)答題（每小題6分，共30分）1、集成電路制造工藝主要有哪些步驟？2、CMOS數(shù)

4、字集成電路動(dòng)態(tài)功耗分別與什么因素有關(guān)，有哪些降低動(dòng)態(tài)功耗的辦法？ 3、用傳輸門(mén)設(shè)計(jì)一個(gè)四選一的多路選擇器，控制信號(hào)：S0、S1，數(shù)據(jù)輸入：A、B、C、D，數(shù)據(jù)輸出： Dout 。5、設(shè)計(jì)實(shí)現(xiàn)四位串行加法器，并分析該加法器的關(guān)鍵路徑延時(shí)。6、PROM、SRAM、EEPROM這三種存貯器的區(qū)別？五、解答題（每小題10分，共40分）1、有DFF，如下圖。試給出QM和Q點(diǎn)的波形。2、畫(huà)出表達(dá)式(a) x=（a+b）(c+d) , (b) x= a+b 的 CMOS原理圖：3、如圖所示是一個(gè)三態(tài)門(mén)電路，D是數(shù)據(jù)輸入，E是控制信號(hào)，Q是輸出信號(hào)，簡(jiǎn)述該三態(tài)門(mén)的工作過(guò)程。4、如下圖，兩觸發(fā)器想同，其Tsetup為1ns，Thold為1ns，Tclk-q為2ns，污染延時(shí)Tclkcd為0.5ns；兩個(gè)觸發(fā)器之間為邏輯電路，由三部分組成：logic1、logic2和logic3，logic1的最長(zhǎng)延時(shí)為2ns，污染延時(shí)為1ns；logic2的最長(zhǎng)延時(shí)為1n