鎖相環(huán)的相位噪聲雜散抑制鎖相時間

1、相位噪聲對一個給定載波功率的輸出頻率來說，相位噪聲是載波功率相對于給定的頻率偏移處（頻率合成器通常定義1kHz頻率偏移）1-Hz的帶寬上的功率，單位為 dBc/Hzoffset frequency。鎖相環(huán)頻率合成器的帶內(nèi)相位噪聲主要取決于頻率合成器，VCO的貢獻很小。相位噪聲的測量需要頻譜卜析儀。注意一點，普通頻譜分析儀讀出的數(shù)據(jù)需要考慮分辨帶寬的影響。即，頻譜分析儀的讀數(shù) 減掉1010g （RBW）才是正確的相位噪聲數(shù)值。高端的頻譜分析儀往往可以直接給出單邊帶相位噪 卜。相位噪聲是信號在頻域的度量。在時域，與之對應(yīng)的是時鐘抖動（jitter）,它是相位噪聲在 時間域里的反映，大的時鐘抖動在高

2、速 ADC應(yīng)用中會嚴重惡化采樣數(shù)據(jù)的信噪比，尤其是當(dāng) ADC 模擬前端信號的頻率較高時，更是要求低抖動的時鐘。圖 1形象地描述了時鐘抖動。圖表1相位噪聲和時鐘抖動時鐘抖動可以通過相位噪聲積分得到，具體實現(xiàn)如下如下：計算從給定的起始頻率偏移處到結(jié)束頻率（通常定義為兩倍輸出頻率）偏移處的相位噪聲和A,單位為dBc；對A進行取對數(shù)操作;求相位抖動均方值（rms phase jitter ）,單位為弧度；將弧度值轉(zhuǎn)換成時間單位，秒或者皮秒。A = AREA = INTEGRATED PHASE NOISE POWER (dBc)A = 10 log10 (Al + A2 + A3 + A4)RMS P

3、HASE JITTER (RADIANS) 72 M 10卸1。RMS JITTER (SECONDS2 x 1QAM02 7T Iqf0 = OSCILLATOR FREQUENCY (10CMH2)INTEGRATETO= ENCODE BANDWIDTH10k10M100M 1Gfm FREQUENCY OFFSET (Hz)圖表2.時鐘抖動與相位噪聲和白噪聲之間的關(guān)系參考雜散鎖相環(huán)中最常見的雜散信號就是參考雜散。這些雜散信號會由于電荷泵源電流與匯電流的失配，電 荷泵漏電流，以及電源退耦不夠而增大。在接收機設(shè)計中，雜散信號與其他干擾信號相混頻有可能產(chǎn)生 有用信號頻率從而降低接收機的靈敏度

4、。鎖相環(huán)處于鎖定狀態(tài)時，電荷泵會周期性的（頻率等于鑒相頻 率）產(chǎn)生交替變換（正負）脈沖電流給環(huán)路濾波器。環(huán)路濾波器對其進行積分產(chǎn)生穩(wěn)定的控制電壓。50tlpcingCurrentTri-S+ate *(High Impedance)Period = 1/FcompuoSinking Current圖表3環(huán)路鎖定時，PLL電荷泵電流輸出波形當(dāng)鑒相頻率較低時，由電荷泵的漏電流引起的雜散占主要地位。當(dāng)鑒相頻率較高時，由電荷泵的交替電流（源電流I和匯電流I）引起的雜散占主要地位 sourcesink二者頻率的界定。一般地，若電荷泵漏電流為1nA,電荷泵電流為1mA,電荷泵電流的失配在4%時，交界頻率大

5、約為100k200kHz。當(dāng)電荷泵處于三態(tài)的時候（絕大部分時間是如此），電荷泵的漏電流是雜散的主要來源。電荷泵漏電流經(jīng)過環(huán)路濾波器形成控制電壓，以調(diào)諧VCO,這樣就相當(dāng)于對VCO進行調(diào)頻（FM）,反映在VCO的輸出，就會出現(xiàn)雜散信號。電荷泵漏電流越大，鑒相頻率越低，這種參考雜散越大。在鑒相頻率相等的條件下，電荷泵的漏電流與電荷泵電流的比值越大，由電荷泵漏電流引起的參考雜散會越大。ADI的PLL產(chǎn)品漏電流大部分在1nA左右的水平上。為了對電荷泵漏電流引起的雜散有個清楚地認識，這里給出一些仿真波形。仿真條件如下：ADF4106,輸出頻率1GHz,鑒相頻率25kHz,三階無源濾波器，帶寬，相位裕度

6、45度，VCO模型為Sirenza VCO190-1000T 。參考晶振模型10MHz。電荷泵漏電流1nA。-1O0 a -SD-ffiR仞 30 O 何一a -1 如*空 一-11-1-1:Offset Frequency (kHz)當(dāng)環(huán)路濾波器變窄到1kHz后可以看到對這種雜散的衰減效果如下。Leakage Spurs at 1.00GHz當(dāng)電荷泵工作時，電荷泵的交替脈沖電流是雜散的主要來源。定義電荷泵源電流( Source current )與匯電流(Sink current )的失配程度。Mismatch (%)=(At?wrvtf + 1 n*戒)/2xlOO%雜散增益的定義,= 2

7、0* log鎖定時間鎖相環(huán)從一個指定頻率跳變到另一個指定頻率（在給定的頻率誤差范圍內(nèi)）所用的時間就是鎖定時間。頻率跳變的步長取決于PLL頻率合成器工作在限定的系統(tǒng)頻帶上所能達到的最大的頻率跳變能力。例如，GSM-900 ,頻率步長最大為 45MHz,而GSM-1800為95MHz。容許的頻率誤差分別為 90Hz和 180Hz。PLL頻率合成器必須在小于個時隙（GSM的一個時隙是577us）內(nèi)達到鎖定。鎖定時間還需要另外一個指標來度量，即PLL頻率合成器輸出達到給定相位誤差范圍所用的時間。圖3是ADI提供的一種測量相位鎖定的方法，該方法利用ADI的增益/相位聯(lián)合檢波器AD8302實現(xiàn)。INTER

8、VAL BETWEEN RO WRITES SHOULD BE A MULTIPLE OF MODREFERENCE CYCLES (5Hs) FOR COHERENT PHASE MEASUREMENTS圖表4.相位鎖定時間測量的一種方法參考晶振有哪些要求？我該如何選擇參考源?波形：可以使正弦波，也可以為方波。功率：滿足參考輸入靈敏度的要求。穩(wěn)定性： 通常用TCXO ,穩(wěn)定性要求2 ppm。這里給出幾種參考的穩(wěn)定性指標和相位噪聲指標。名稱甄搴葩圍1捕軍穩(wěn)定度(加，相歸探,雄眥飾He價格杵逋赭體排落器5KX。? -10 - - 410悵壓橙品體提需薪寸口(。IT由之度補慵晶體振孺器TCX。1-

9、60）皿+F壓度振需藉VCC魄no恒潺控制耨棒排落吊OCX。10-20O.OOOS-OJH-150.-120 fl 101 L：非常高頻率范圍：ADI提供的PLL產(chǎn)品也可以工作在低于最小的參考輸入頻率下，條件是輸入信號的轉(zhuǎn)換速 率要滿足給定的要求。例如，ADF4106的數(shù)據(jù)手冊要求的最小參考輸入信號 REFIN為20MHz ,功率最小為-5dBm ,這相當(dāng)于 轉(zhuǎn)換速率(slew rate)為us,峰峰值為360mV的正弦波。具體計算如下：對正弦波 Vp*sin(2*pi*f*t)而 言，轉(zhuǎn)換速率Slew Rate=dv/dt|max=2*pi*f*Vp 。那么我們來考察功率為-5dBm (50

10、歐姆系統(tǒng))(Vp=180mV)的信號，其峰峰值為 360mV,其轉(zhuǎn)換速率為 Slew Rate=dv/dt|max=2*pi*f*Vp=us所以，只要REFIN功率滿足要求，并且輸入信號的轉(zhuǎn)換速率高于 us , REFIN可以工作在低于20MHz 的條件下。具體實現(xiàn)是，一個轉(zhuǎn)換時間為146ns的CMOS輸入可以很容易的滿足該項要求?？偟膩碚f， 用功率較大的方波信號作為參考可以使 REFIN工作在低于數(shù)據(jù)手冊上給出的最低頻率限制。請詳細解釋一下控制時序，電平及要求ADI的所有鎖相環(huán)產(chǎn)品控制接口均為三線串行控制接口。如圖 4所示圖表5 PLL頻率合成器的串行控制接口( 3 Wire Serial

11、Interface )PLL頻率合成器的串行控制接口( 3 Wire Serial Interface ) 控制接口由時鐘 CLOCK,數(shù)據(jù)DATA ,加 載使能LE構(gòu)成。加載使能LE的下降沿提供起始用行數(shù)據(jù)的同步。串行數(shù)據(jù)先移位到 PLL頻率合成器 的移位寄存器中，然后在LE的上升沿更新內(nèi)部相應(yīng)寄存器。SPI控制接口為3V/ CMOS電平。控制信號的產(chǎn)生，可以用MCU , DSP ,或者FPGA。產(chǎn)生的時鐘和數(shù)據(jù)一定要干凈，過沖小。當(dāng)用FPGA 產(chǎn)生時，要避免競爭和冒險現(xiàn)象，防止產(chǎn)生毛刺。如果毛刺無法避免，可以在數(shù)據(jù)線和時鐘線上并聯(lián)一個1047pF的電容，來吸收這些毛刺。請簡要介紹一下環(huán)路濾

12、波器參數(shù)的設(shè)置ADISimPLL使應(yīng)用工程師從繁雜的數(shù)學(xué)計算中解脫出來。我們只要輸入設(shè)置環(huán)路濾波器的幾個關(guān)鍵參數(shù),ADISimPLL就可以自動計算出我們所需要的濾波器元器件的數(shù)值。這些參數(shù)包括，鑒相頻率PFD ,電荷泵電流Icp,環(huán)路帶寬BW,相位裕度，VCO控制靈敏度Kv,濾波器的形式（有源還是無源，階數(shù)）。 計算出的結(jié)果往往不是我們在市面上能夠買到的元器件數(shù)值，只要選擇一個最接近元器件的就可以。通常環(huán)路的帶寬設(shè)置為鑒相頻率的 1/10或者1/20。相位裕度設(shè)置為45度。濾波器優(yōu)先選擇無源濾波器。濾波器開環(huán)增益和閉環(huán)增益以及相位噪聲圖之間的關(guān)系。閉環(huán)增益的轉(zhuǎn)折頻率就是環(huán)路帶寬。相位噪聲圖上，

13、該點對應(yīng)于相位噪聲曲線的轉(zhuǎn)折頻率。如果設(shè)計的鎖相環(huán)噪聲太大，就會出現(xiàn)頻譜分析儀上看到 的轉(zhuǎn)折頻率大于所設(shè)定的環(huán)路帶寬環(huán)路濾波器采用有源濾波器還是無源濾波器?有源濾波器因為采用放大器而引入噪聲，所以采用有源濾波器的PLL產(chǎn)生的頻率的相位噪聲性能會比采用無源濾波器的PLL輸出差。因此在設(shè)計中我們盡量選用無源濾波器。 其中三階無源濾波器是最常用的一種結(jié)構(gòu)。PLL頻率合成器的電荷泵電壓 Vp 一股取5V或者稍高，電荷泵電流通過環(huán)路濾波器積分后 的最大控制電壓低于 Vp或者接近Vp。如果VCO/VCXO的控制電壓在此范圍之內(nèi)，無源濾波器完全能夠勝任當(dāng)VCO/VCXO的控制電壓超出了 Vp,或者非常接近V

14、p的時候，就需要用有源濾波器。在對環(huán)路誤差信號進行濾波的同時，也提供一定的增益，從而調(diào)整 VCO/VCXO控制電壓到合適的范圍。那么如何選擇有源濾波器的放大器呢？這類應(yīng)用主要關(guān)心一下的技術(shù)指標：低失調(diào)電壓(Low Offset Voltage )通常小于500uV低偏流(Low Bias Current )通常小于 50pA如果是單電源供電，需要考慮使用軌到軌(Rail-to-Rail )輸出型放大器。這里提供幾種常見的PLL濾波器應(yīng)用放大器的型號。AD711/2, AD797, AD820/2, AD8510/2, AD8605/6, AD8610/20, AD8651/2, OP162/2

15、62, OP184/284,OP249, OP27,PLL對于VCO有什么要求？以及如何設(shè)計 VCO輸出功率分配器？選才? VCO時，盡量選擇VCO的輸出頻率對應(yīng)的控制電壓在可用調(diào)諧電壓范圍的中點。選用低控制電壓的VCO可以簡化PLL設(shè)計。VCO的輸出通過一個簡單的電阻分配網(wǎng)絡(luò)來完成功率分配。從 VCO的輸出看到電阻網(wǎng)絡(luò)的阻抗為18+(18+50)From VCOIcp l leakage current -Phase Error =x Tph>VCXO current =xT HD 40uA一x500$ = 16 律f1.25111ASlew Ralc=dv/dt|olaH=2*pi*

16、f* Vp=314V/usO.luFQ.OluF1OOOpF ioopr2.2uFVCO的電容CVCO , 2.由芯片內(nèi)部Bond Wires引入的電感LBW, 3.外置電感LEXT。即fo、2需 JCgQ ”(4寸 +電感的選取，最好選用高 Q值的。Coilcraft公司是不錯的選擇。市面上常見的電感基本在1nH以上更小的電感可以用PCB導(dǎo)線制作。這里給出一個計算 PCB引線電感的簡單公式，如圖7所示。r 2lw+h iiST RIP INDUCTANCE = 0-OOD2U (VV+H)+05 ( 丁卜。目 PHEXAMPLE: 1cm of 0.25 mm PC track has &#

17、171;n MduGSnsM 9.5。nH(H = 0,038mm, W = 0.25n»jn, L = 1 cm圖1導(dǎo)線電感的模型鎖相環(huán)系統(tǒng)的相位噪聲來源有哪些？減小相位噪聲的措施有哪些？參考晶振(TCXO, VCXO)和R分頻，PLL電荷泵，壓控振蕩器(VCO) , N分頻。鎖相環(huán)系統(tǒng)的相位噪聲來源于四個部分，參考輸入，反饋分頻1/N,電荷泵，VCO。這四部分貢獻項可以用公式來表示。圖表8鎖相環(huán)相位噪聲貢獻項模型Xt Sref2+Sn2來說，系統(tǒng)閉環(huán)增益G/(1+GH)為低通特性，所以在環(huán)路帶寬內(nèi)，參考輸入的相位噪聲和N 分頻的噪聲占很大比例。同樣對 Scp2來說，它對系統(tǒng)的相位

18、噪聲的影響也取決于系統(tǒng)的閉環(huán)增益 G/(1+GH),與前面第一項的不同之處是，它還受限于電荷泵的增益Kd,所以在環(huán)路的帶寬內(nèi)，電荷泵的相位噪聲也很重要。對 Svco2項來說，它對系統(tǒng)的相位噪聲的影響取決于 G/(1+GH),而G/(1+GH) 的幅頻特性為高通，所以在環(huán)路帶寬內(nèi) VCO的貢獻項可以忽略不計。如下圖所示。綠色線為參考源的相位噪聲，綠色虛線代表經(jīng)過低通后的相位噪聲。紅色實線為VCO的相位噪聲，虛線是經(jīng)過高通濾波器后的相位噪聲。粉紅色實線是PLL (鑒相器和電荷泵)的相位噪聲，粉色虛線是經(jīng)過低通濾波器的相位噪聲。黑色實線 為合成的相位噪聲輸出。r A t. N O HL產(chǎn)I.、c 1

19、$ 卜: 0 I"減小相位噪聲的措施:（5）如果在頻譜分析儀上測出的單邊帶相位噪聲曲線的轉(zhuǎn)折頻率大于設(shè)計的環(huán)路帶寬，說明系統(tǒng)的噪晶振，電荷泵的電流，PLL Core Power Level 。N U fSE R E El U t1 T 10 NI 二 vVT- O C SC A LF(1)增大鑒相頻率（N變?。┛s小環(huán)路帶寬（限制噪聲）增大電荷泵電流（Kd）參考品振選用更低噪聲的產(chǎn)品為何我測出的相位噪聲性能低于ADISimPLL仿真預(yù)期值？目前的PLL集成芯片所能達到的相位噪聲基底大概為-216dBc/Hz。新推出的PLL該性能可能會更低。他們能夠綜合出低相噪的頻率。然而要真正實現(xiàn)低相

20、噪的頻率，需要考慮很多的因素。ADISimPLL提供了預(yù)計相位噪聲的一種方法，但是，這種預(yù)測，是在下列條件下進行的：PLL芯片工作的電源紋波足夠低 不會惡化噪聲基底。PLL芯片的RF反饋輸入（VCO的輸出）具有合適的驅(qū)動能力， 不容許計數(shù)器錯誤計數(shù)。PLL芯片的REF參考輸入具有合適的驅(qū)動能力， 不容許參考計數(shù)器錯誤計數(shù)。PLL環(huán)路濾波器的電阻不會增加任何額外的噪聲， 不高于熱（Johnson）噪聲。VCO的工作電壓紋波足夠小， 不會惡化由于頻率牽引引起的相位噪聲。環(huán)路濾波器屏蔽足夠好，VCO的控制線上不會申入其他干擾信號。環(huán)路濾波器布局布線良好，防止出現(xiàn)來源于數(shù)字電路的窄脈沖出現(xiàn)在濾波器輸入

21、端并直接耦合到輸出端。實際的情況往往是:PLL或者VCO的電源直接來源于三端穩(wěn)壓器件。如果對指標要求不是很嚴格，這樣的條件下也許能夠正常工作，但是噪聲太大的電源難以使低噪聲的 PLL達到低噪聲的要求。PLL附近存在數(shù)字電路，這是寬帶噪聲源，尤其是 PLL與數(shù)字電路共用電源的情況下。電源退耦不夠。電路設(shè)計匹配不好，尤其是射頻輸入口。電路板布局布線問題。鎖相環(huán)系統(tǒng)的雜散來源有哪些？減小雜散的措施有哪些？來源(1) PLL本身引入的雜散。以鑒相頻率為間隔的雜散，這時鎖相環(huán)中最常見的雜散信號。來源于電荷泵的漏電流，電荷泵源電流和匯電流及其失配。 小數(shù)分頻鎖相環(huán)的固有雜散。(2)外界申擾引入的雜散這些申

22、擾包括工頻干擾，計算機顯示器行頻，場頻干擾，手機，附近功率放大器。參考晶體(晶振)用擾。措施(1)良好的電源退耦(2)良好的布局布線(3)環(huán)路濾波器的階數(shù)更高，帶寬更窄。(4)提高鑒相頻率，使得參考雜散落在環(huán)路帶寬以外。(5)本振源板加屏蔽殼以屏蔽外界用擾鎖相環(huán)鎖定時間取決于哪些因素？如何加速鎖定？定性分析：設(shè)初始頻率fl,終止頻率f2,頻率跳變量fjump= | 1-f2 I,頻率鎖定誤差容限ftol,環(huán)路帶寬BW。鎖定時間LT環(huán)路帶寬直接決定了鎖定時間。環(huán)路帶寬越大，鎖定時間越短，反之，鎖定時間越長。頻率跳變的大小決定鎖定時間。頻率跳變越大，鎖定時間越長，反之，越短。但是應(yīng)該指出，如果頻率

23、跳變量和頻率誤差按等比例變化，那么鎖定時間相等。最佳鎖定時間LT需要4548度的相位裕度。所定時間的經(jīng)驗公式：加速環(huán)路鎖定的方法:(1)增大環(huán)路帶寬。環(huán)路帶寬與鎖定時間是一對矛盾。設(shè)計工程師需要對其作出折衷選擇。增大環(huán)路 帶寬，同時意味著降低了對雜散信號的衰減，增大了相位噪聲。如果增大環(huán)路帶寬到大于鑒相頻率的五 分之一，環(huán)路可能變得不穩(wěn)定，并導(dǎo)致徹底失鎖。(2)增大鑒相頻率。鑒相頻率決定了反饋分頻和參考頻率的比較速度，從而加快了電荷泵對環(huán)路濾波 器的充放電，到達預(yù)定的控制電壓，有效減小鎖定時間。需要注意的是，鑒相頻率的增大，往往意味著 需要增加環(huán)路帶寬。(3)采用兩個鎖相環(huán)，乒乓式工作。兩個頻

24、率之間采用高速開關(guān)進行切換。(4)采用具有快速鎖定能力的鎖相環(huán)產(chǎn)品：ADF4193 ,其鎖定時間可以滿足 GSM基站的要求(20us)。(5)另外，環(huán)路濾波器的電容(尤其是C2的影響)，請選用低介電吸收(Dielectric Absorption ) (DA) 的電容，如介質(zhì)為聚丙烯材料的電容，其 DA典型值為%。(6)避免控制電壓工作在地和電荷泵電壓 Vp附近。相應(yīng)于輸出頻率的控制電壓最好在 Vp/2附近。為何我的鎖相環(huán)在做高低溫試驗的時候，出現(xiàn)頻率失鎖？高低溫試驗失敗，可以從器件的選擇上考慮，鎖相環(huán)是一個閉環(huán)系統(tǒng)，任何一個環(huán)節(jié)上的器件高低溫失效都有可能導(dǎo)致鎖相環(huán)失鎖。先從 PLL頻率合成器

25、的外圍電路逐個找出原因，如參考源(TCXO,)是否在高低溫試驗的范圍之內(nèi)？ ADFxxxx系列產(chǎn)品的溫度范圍為-40+85度。非跳頻(單頻)應(yīng)用中，最高的鑒相頻率有什么限制？如果是單頻應(yīng)用，工程師都希望工作在很高的鑒相頻率上，以獲得最佳的相位噪聲。數(shù)據(jù)手冊都提供了最高鑒相頻率的值，另外，只要寄存器中 B>A,并且B>2,就可能是環(huán)路鎖定。通常最高頻率的限制是：_ VcvOi tipi aFi tency= 三了這里P為預(yù)分頻計數(shù)器的數(shù)值。ADF4xxx產(chǎn)品的預(yù)分頻值最小可以到 8/9,容許他們工作在較高的鑒相頻率上。評價PLL頻率合成器噪聲性能的依據(jù)是什么？PLL頻率合成器的噪聲基

26、底(Phase Noise Figure of Merit ) (PNsynth)是一個重要依據(jù)。該指標是將鑒相頻率，反饋分頻系數(shù)歸一化后的相位噪聲指標。PLL頻率合成器輸出的相位噪聲 PNtotal與鑒相頻率Fpfd以及反饋分頻系數(shù)N之間的關(guān)系是尸Mot心=鄰 + 20 log » +10 log F產(chǎn)9改寫該方程,PN品wL尸山小工山 20 lug A* - 1 0 log我們可以從噪聲基底得出期望輸出頻率的帶內(nèi)相位噪聲。另外，電荷泵三態(tài)輸出時的漏電流是評價鑒相頻率較低時雜散性能的一個指標。ADF4xxx系列PLL產(chǎn)品的漏電流典型值為1nA。小數(shù)分頻的鎖相環(huán)雜散的分布規(guī)律是什么？

27、小數(shù)分頻的鎖相環(huán)由于應(yīng)用在工作的鑒相頻率較高，所以其參考雜散也會分布到偏離載波很遠的位置上，環(huán)路濾波器可以進行有效抑制。所以在實際使用中，這種參考雜散可以不予考慮。但是由于反饋中引入了小數(shù)，特定的小數(shù)部分也會引起相應(yīng)的雜散。其分布規(guī)律如下。設(shè)小數(shù)部分的分母為DEN:(1) 一階分數(shù)雜散。最大的雜散為分子為 1或者DEN-1 ,其次，第二大雜散為Floor()DEN/2和DEN-Floor()DEN/2 ,再次，第三雜散的分子為 Floor(DEN/3)和 DEN-Floor()DEN/3 ；注意，如果DEN/M正好為整數(shù)，那么分子為 DEN/M和DEN-DEN/M處的雜散為0。(2)二階分數(shù)雜

28、散。最大雜散分布在分子為 2和DEN-2處。(3)高(k)階分數(shù)雜散。最大雜散分布在分子為 k和DEN-k處。注：這里Floor是去小數(shù)取整的意思。k階雜散分布在偏離中心頻率kfPFD/DEN處。到底用小數(shù)分頻好還是整數(shù)分頻好？從相噪性能上看，小數(shù)分頻鎖相環(huán)可以工作在較高的鑒相頻率，分頻系數(shù)N小，在較小信道間隔的應(yīng)用中，與整數(shù)分頻的鎖相環(huán)相比，可以獲得較好的帶內(nèi)相位噪聲。這時，小數(shù)分頻的鎖相環(huán)是首選。但是如果是單頻或者信道間隔很大( 幾百kHz)的應(yīng)用，小數(shù)分頻的這種低相噪優(yōu)勢并不明顯。整數(shù) 分頻的鎖相環(huán)同樣可以達到高鑒相頻率，低相噪的目的，甚至?xí)^小數(shù)分頻的鎖相環(huán)。另外也需要考慮由于采用了

29、雜散補償電路，所以該電路會增加環(huán)內(nèi)的相位噪聲。從雜散性能上看，在較小的信道間隔（<10kHz）上，小數(shù)分頻鎖相環(huán)遠遠好于整數(shù)分頻鎖相環(huán)，原因是，較小的鑒相頻率條件下，由電荷泵漏電流引起的雜散較大。在較大的信道間隔（ >1MHz） 上，小數(shù)分頻的鎖相環(huán)的雜散性能也會比整數(shù)分頻的鎖相環(huán)好。在中等的信道間隔（ 10kHz , 1MHz）上，二者表現(xiàn)出差不多的雜散性能。一個通用的規(guī)則是，在 200kHz的信道間隔以下，小數(shù)分頻的雜散 性能優(yōu)于整數(shù)分頻。小數(shù)分頻的鎖相環(huán)需要良好的頻率規(guī)劃，以避開大的雜散出現(xiàn)。所以使用起來，難 度較大。整數(shù)分頻的鎖相環(huán)就沒有這種限制，容易使用。從鎖定時間上來講

30、，小數(shù)分頻鎖相環(huán)通常比整數(shù)分頻的鎖相環(huán)快。小數(shù)分頻鎖相環(huán)因為需要額外的雜散補償，需要更大的功耗。小數(shù)分頻鎖相環(huán)相比整數(shù)分頻，價格較高。ADI提供的鎖相環(huán)仿真工具 ADISimPLL支持哪些芯片，有什么優(yōu)點？ADISimPLL目前的版本為。支持所有 ADFxxx系列的鎖相環(huán)產(chǎn)品，包括獨立的 PLL頻率合成器和短程 無線收發(fā)模塊ADF70xx系列產(chǎn)品。還沒有提供DDS和PLL混合產(chǎn)品（如AD9956 , AD9858 ）的模型。優(yōu)點：ADISimPLL大大簡化了鎖相環(huán)設(shè)計，這要輸入給定條件下的參數(shù)（參考輸入頻率，鑒相頻率，輸出頻率，VCO控制靈敏度，環(huán)路帶寬，相位裕度，鎖定指示方式，環(huán)路濾波器的類型等），ADISimPLL就可以方便的計算出環(huán)路濾波器的參數(shù)值。設(shè)計工程師只需要選擇最接近的電阻電容就可以輕松完成設(shè)計。ADISimPLL可以給出輸出的相位噪聲曲線以及鎖相環(huán)路各個組成部分的相位噪聲曲線。只要所設(shè)置的模型接近實際的元器件參數(shù)，就能保證總的合成相位噪聲與實際測試值相吻合。ADISimPLL提供計算P, A, B, R計數(shù)器的值，以方便寄存器的配置。ADISimPLL可以提供設(shè)計工程師所設(shè)計的低通環(huán)路濾波器的開環(huán)和閉環(huán)