第八章可編程邏輯

1、第八章第八章 可編程邏輯器件可編程邏輯器件8.1 概述概述8.2 可編程邏輯器件的組成和分類可編程邏輯器件的組成和分類 8.2.1 可編程邏輯器件的組成可編程邏輯器件的組成 8.2.2 可編程邏輯器件的分類可編程邏輯器件的分類8.3 可編程陣列邏輯可編程陣列邏輯( (PAL) )器件器件 8.3.1 PAL器件的基本結(jié)構(gòu)器件的基本結(jié)構(gòu) 8.3.2 典型典型PAL器件介紹器件介紹8.4 通用邏輯陣列通用邏輯陣列( (GAL) )器件器件 8.4.1 GAL器件的電路結(jié)構(gòu)和工作原理器件的電路結(jié)構(gòu)和工作原理 8.4.2 GAL器件的應(yīng)用器件的應(yīng)用8.5 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件( (CP

2、LD) ) 8.5.1 CPLD8.5.1 CPLD的基本結(jié)構(gòu)的基本結(jié)構(gòu)8.6 現(xiàn)場可編程門陣列現(xiàn)場可編程門陣列( (FPGA) )器件器件 8.6.1 FPGA器件的基本結(jié)構(gòu)器件的基本結(jié)構(gòu) 內(nèi)容提要內(nèi)容提要 本章主要介紹可編程邏輯器件的原理與應(yīng)用。首先講述了可編程邏輯器件的發(fā)展概況，然后簡單介紹了可編程邏輯器件的基本結(jié)構(gòu)和分類，最后對PAL、GAL、CPLD和FPGA等典型的可編程邏輯器件的結(jié)構(gòu)特點(diǎn)、工作原理以及應(yīng)用作了較為系統(tǒng)的介紹。8.1 概述概述 可編程邏輯器件(PLDProgrammable Logic Device)是大規(guī)模集成電路技術(shù)的飛速發(fā)展與計(jì)算機(jī)輔助設(shè)計(jì)(CAD)、計(jì)算機(jī)輔

3、助生產(chǎn)(CAM)和計(jì)算機(jī)輔助測試(CAT)相結(jié)合的一種產(chǎn)物。PLD作為一種通用型器件來生產(chǎn)，其邏輯功能是由用戶通過對器件編程來自行設(shè)定的。它可以把一個(gè)數(shù)字系統(tǒng)集成在一片PLD上，而不必由芯片制造商去設(shè)計(jì)和制作專用集成芯片。PLD具有通用型器件批量大、成本低和專用型器件構(gòu)成系統(tǒng)體積小、電路可靠的特點(diǎn)。 可編程邏輯器件的出現(xiàn)，改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法。傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)，采用固定功能器件(通用型器件)，通過設(shè)計(jì)電路來實(shí)現(xiàn)系統(tǒng)功能。采用可編程邏輯器件，通過定義器件內(nèi)部的邏輯和輸入、輸出端，將原來由電路板設(shè)計(jì)完成的大部分工作放在芯片設(shè)計(jì)中進(jìn)行。這樣不僅可通過芯片設(shè)計(jì)實(shí)現(xiàn)各種數(shù)字邏輯系統(tǒng)功能，而且由

4、于引出端定義的靈活性，大大減輕了電路圖設(shè)計(jì)的工作量和難度，從而有效的增強(qiáng)了設(shè)計(jì)的靈活性，提高了工作效率。 可編程邏輯器件(PLD)從20世紀(jì)70年代發(fā)展到現(xiàn)在，已形成了許多類型的產(chǎn)品，其結(jié)構(gòu)、工藝、集成度、速度和性能等都在不斷改進(jìn)和提高。 最早出現(xiàn)的可編程邏輯器件是1970年制成的PROM，它由全譯碼的與與陣列和可編程的或或陣列組成。由于陣列規(guī)模大，速度低，因此它的主要用途還是作存儲器。 20世紀(jì)70年代中期出現(xiàn)了可編程邏輯陣列(PLAProgrammable Logic Array)器件，它由可編程的與與陣列和可編程的或或陣列組成，雖然其陣列規(guī)模大為減小，提高了芯片的利用率，但由于編程復(fù)雜，

5、支持PLA的開發(fā)軟件有一定難度，因而也沒有得到廣泛應(yīng)用。 20世紀(jì)70年代末美國MMI公司(Monolithic Memories Inc，單片存儲器公司)率先推出了可編程陣列邏輯(PALProgrammable Array Logic)器件，它由可編程的與與陣列和固定的或或陣列組成，采用熔絲編程方式，雙極性工藝制造，器件的工作速度很高。由于它的輸出結(jié)構(gòu)種類很多，設(shè)計(jì)很靈活，因而成為第一個(gè)得到普遍應(yīng)用的可編程邏輯器件。 20世紀(jì)80年代中期Lattice公司發(fā)明了通用陣列邏輯(GALGeneric Array Logic)器件，它在PAL的基礎(chǔ)上進(jìn)一步改進(jìn)，采用了輸出邏輯宏單元(OLMC)的形

6、式和E2PROM工藝結(jié)構(gòu)，因而具有可擦除、可重復(fù)編程、數(shù)據(jù)可長期保存和可重新組合結(jié)構(gòu)等優(yōu)點(diǎn)。GAL比PAL使用更加靈活，它可以取代大部分SSI、MSI和PAL器件，所以在20世紀(jì)80年代得到廣泛的應(yīng)用。 PAL和GAL都屬于低密度PLD，其結(jié)構(gòu)簡單，設(shè)計(jì)靈活，但規(guī)模小，難以實(shí)現(xiàn)復(fù)雜的邏輯功能。20世紀(jì)80年代中期，隨著集成電路工藝水平的不斷提高，PLD突破了傳統(tǒng)的單一結(jié)構(gòu)，向著高密度、高速度、低功耗以及結(jié)構(gòu)體系更靈活、適用范圍更廣泛的方向發(fā)展，因而出現(xiàn)了高密度的PLD。 復(fù) 雜 可 編 程 邏 輯 器 件 ( C P L D C o m p l e x Programmable Logic D

7、evice)是在20世紀(jì)80年代中期，隨著半導(dǎo)體工藝的不斷完善，用戶對器件集成度需求不斷提高的形勢下發(fā)展起來的產(chǎn)物。CPLD對簡單PLD的結(jié)構(gòu)和功能進(jìn)行了擴(kuò)展，具有更多的乘積項(xiàng)、更多的宏單元和更多的IO端口，增加了內(nèi)部連線，改進(jìn)了內(nèi)部結(jié)構(gòu)體系，因而設(shè)計(jì)更加靈活，其發(fā)展也非常迅速。 現(xiàn)場可編程門陣列（FPGAField Programmable Gate Array）是20世紀(jì)80年代中期推出的另一種類型的可編程邏輯器件，它由一組排列規(guī)則、組合靈活的可編程門陣列構(gòu)成。FPGA的門陣列結(jié)構(gòu)可以達(dá)到比CPLD更高的集成度，含有更多的IO端口和觸發(fā)器資源，同時(shí)具有更復(fù)雜的布線結(jié)構(gòu)，用戶可通過編程將內(nèi)部

8、的邏輯單元連成任何復(fù)雜的數(shù)字系統(tǒng)，并且具有更大的靈活性。目前，F(xiàn)PGA已成為設(shè)計(jì)數(shù)字電路或系統(tǒng)的首選器件。8.2 可編程邏輯器件的組成和分類可編程邏輯器件的組成和分類 8.2.1 可編程邏輯器件的組成可編程邏輯器件的組成 PLD是中大規(guī)模通用器件，中規(guī)模的PLD有若干個(gè)可編程的基本單元；大規(guī)模的PLD可以有數(shù)十個(gè)或更多的基本單元及聯(lián)系各基本單元的可編程信道。還有一種大規(guī)模PLD是自變量可達(dá)數(shù)十個(gè)的多因變量通用電路。下面先以二極管電路為例，說明PLD中基本電路的編程方法。 “與與或或”形式的邏輯電路由產(chǎn)生乘積項(xiàng)的一組與與門及求乘積項(xiàng)和的一組或或門組成。這種結(jié)構(gòu)有序的電路可以用矩陣表示。圖8.2.

9、1所示為一組二極管與與門。 圖8.2.1 與與矩陣 圖8.2.2 或或矩陣 圖中每一根橫線是一個(gè)與與門的輸入信號傳輸線；每一根縱線是一個(gè)與與門的輸出線，輸出乘積項(xiàng)為 。設(shè)想在每一根橫線與縱線的交點(diǎn)(又叫做結(jié)點(diǎn))準(zhǔn)備一個(gè)二極管，通過二極管的兩端連接橫線與縱線，就組成了與與門(線與）。所謂“編程”，就是按邏輯函數(shù)選擇其中一些二極管“連接”或“不連接”，以便組成符合邏輯函數(shù)要求的乘積項(xiàng)。iP 圖8.2.2所示為一組或或門，圖中每一根橫線是一個(gè)乘積項(xiàng)的輸入信號傳輸線；每一根縱線是一個(gè)或或門的輸出線。在每一根橫線與縱線的交點(diǎn)(結(jié)點(diǎn))處，備有一個(gè)二極管。圖8.2.1 與與矩陣 圖8.2.2 或或矩陣 若按

10、照邏輯函數(shù)選擇某些二極管和輸出線“連接”或“不連接”，便可組成符合邏輯函數(shù)要求的“和”。 為方便用戶使用，器件生產(chǎn)廠先制成一種半成品，其中含有完整的矩陣(又稱為門陣列)，所有的管子均已連接好(或不連接)。在用戶把邏輯設(shè)計(jì)交給器件生產(chǎn)廠之后，再按設(shè)計(jì)要求把其中某些連線切斷(或連通)，就成為用戶所要求的電路。在大批量生產(chǎn)的設(shè)備中，宜選用這種集成電路。 為了便于畫圖，在本章中采用了圖8.2.3中所示的邏輯圖形符號。圖8.2.3 PLD電路中門電路的慣用畫法(a) 互補(bǔ)輸出的緩沖器 (b) 三態(tài)輸出的緩沖器(c) PLD的連接方式 (d) 兩輸入或或門和兩輸入與與門8.2.2 可編程邏輯器件的分類可編

11、程邏輯器件的分類 1. 按集成度分類按集成度分類 可編邏輯程器件從集成密度上可分為低密度可編程邏輯器件和高密度可編程邏輯器件兩類。表表8.2.1 低密度低密度PLD分類分類分類與與陣列或或陣列輸出電路PROM固定可編程固定PLA可編程可編程固定PAL可編程固定固定GAL可編程固定可組態(tài) 低密度可編程邏輯器件主要指早期發(fā)展起來的PLD，其集成密度一般小于1000門片，高密度可編程邏輯器件包括CPLD和FPGA等，其集成密度一般大于1000門片。對于低密度可編程邏輯器件，依據(jù)可編程的部位可將其分為可編程只讀存儲器PROM、可編程邏輯陣列PLA、可編程陣列邏輯PAL、通用陣列邏輯GAL等四類，如表8

12、.2.1所示。 2. 按編程方式分類按編程方式分類 可編邏輯程器件按編程方式可分為兩類：一類是一次性編程(One Time Programmable，簡稱OTP)器件；另一類是可多次編程器件。OTP器件只允許對器件編程一次，編程后不能修改，其優(yōu)點(diǎn)是集成度高、工作效率和可靠性高、抗干擾性強(qiáng)?？啥啻尉幊唐骷膬?yōu)點(diǎn)是可多次修改設(shè)計(jì)，特別適用于系統(tǒng)樣機(jī)的研制。 3. 按編程工藝分類按編程工藝分類 可編邏輯程器件按編程工藝可分為三類：熔絲或反熔絲編程器件、浮柵編程器件和SRAM編程器件。熔絲或反熔絲編程器件為非易失一次編程器件，PROM、PAL采用了熔絲編程工藝，Actel公司的FPGA采用了反熔絲編程

13、工藝。浮柵編程器件屬于非易失可重復(fù)擦除器件，GAL、CPLD大都采用浮柵編程工藝。SRAM即靜態(tài)存儲器，屬于易失性器件，Xilinx公司的FPGA便采用了這種技術(shù)。8.3 可編程陣列邏輯可編程陣列邏輯( (PAL) )器件器件 可編程陣列邏輯(PALProgrammable Array Logic)器件是20世紀(jì)70年代后期推出的一種低密度、一次性可編程邏輯器件。它采用可編程與與門陣列和固定連接或或門陣列的基本結(jié)構(gòu)形式，一般采用熔絲技術(shù)實(shí)現(xiàn)與與門陣列的編程。 8.3.1 PAL器件的基本結(jié)構(gòu)器件的基本結(jié)構(gòu) PAL器件基本是由可編程的與陣列、固定的或陣列和輸出反饋單元構(gòu)成。圖8.3.1所示的是一

14、個(gè)3輸入、3輸出的PAL器件基本結(jié)構(gòu)，其中與陣列可編程連接，圖中用“ ”表示，或陣列是固定連接，圖中用“ ” 表示。圖8.3.1 PAL器件的基本結(jié)構(gòu) 一般的PAL器件有固定的輸出和反饋結(jié)構(gòu)，不同型號的PAL器件有不同的輸出和反饋結(jié)構(gòu)，可適用于各種組合邏輯電路和時(shí)序邏輯電路的設(shè)計(jì)。 PAL門陣列可以用乘積之和的形式實(shí)現(xiàn)邏輯函數(shù)，每個(gè)輸出是若干個(gè)乘積之和，其中乘積項(xiàng)數(shù)目不變。圖8.3.2(a)是一個(gè)PAL編程前的結(jié)構(gòu)圖，它的每個(gè)輸出包含個(gè)乘積項(xiàng)。若用它來實(shí)現(xiàn)下列個(gè)邏輯函數(shù)BCACCBAY0CABCBACBAY1BABAY2CABAY3（8.3.1） （8.3.2） （8.3.3） （8.3.4）

15、 則編程后的PAL連接形式如圖8.3.2(b)所示。圖8.3.2 用PAL器件實(shí)現(xiàn)邏輯函數(shù)8.3.2 典型典型PAL器件介紹器件介紹 PAL16L8是一種典型的PAL器件，圖8.3.3給出了該器件完整的內(nèi)部結(jié)構(gòu)圖。圖8.3.3 PAL16L8器件邏輯圖 由圖中可知，PAL16L8器件為可編程輸入輸出型結(jié)構(gòu)的PAL器件，電路內(nèi)部包括8個(gè)與與或或陣列和8個(gè)三態(tài)輸出緩沖器。每個(gè)與與或或陣列由32輸入端的與與門和7輸入端的或或門組成。它有16個(gè)輸入端(包括反饋)、8個(gè)輸出端，每個(gè)輸出中有8個(gè)乘積項(xiàng)，共有88=64個(gè)乘積項(xiàng)。其中每個(gè)輸出中第一個(gè)乘積項(xiàng)為專用乘積項(xiàng)，用于控制三態(tài)輸出緩沖器的輸出。PAL16

16、L8器件最多可有16個(gè)引出端作為輸入端，而輸出端最多為8個(gè)。引腳19以及引腳11作為輸入端，引腳1318可以用作輸入端或輸出端， 用戶可以根據(jù)自己的需要決定。引腳12和19只能作輸出端。8.4 通用邏輯陣列通用邏輯陣列( (GAL) )器件器件 由于PAL只能編程一次，而且需根據(jù)不同的輸出結(jié)構(gòu)要求選用不同型號的PAL器件，因此給使用帶來了不便，而在PAL基礎(chǔ)上發(fā)展起來的通用陣列邏輯器件(GALGeneric Array Logic)，由于在結(jié)構(gòu)上采用了輸出邏輯宏單元(OLMCOutput Logic Macro Cell)結(jié)構(gòu)形式，在工藝上吸收了先進(jìn)的E2PROM的浮柵技術(shù)，從而具有功耗低、可

17、電擦除和反復(fù)編程、速度快、數(shù)據(jù)可長期保存和可重新組合結(jié)構(gòu)的特點(diǎn)。 因此，GAL器件比PAL器件功能更加全面，結(jié)構(gòu)更加靈活，它可取代大部分中、小規(guī)模的數(shù)字集成電路和PAL器件，增加了數(shù)字系統(tǒng)設(shè)計(jì)的靈活性。 GAL器件按門陣列的可編程結(jié)構(gòu)可分為兩大類：一類是PAL型GAL器件，基本結(jié)構(gòu)與PAL器件相似，與與門陣列可編程，或或門陣列固定連接，這類器件有GAL16V8、ispGAL16Z8和GAL20V8等；另一類是PLA 型GAL器件，與與陣列和或或陣列都可編程，GAL39V18就屬于這類器件。8.4.1 GAL器件的電路結(jié)構(gòu)和工作原理器件的電路結(jié)構(gòu)和工作原理 下面以GAL16V8為例，說明GAL的

18、電路結(jié)構(gòu)和工作原理。GAL16V8是20腳器件，可替代相應(yīng)的20引出端的PAL器件，器件型號中的16表示最多有16個(gè)引腳作為輸入端，器件型號中的8表示器件內(nèi)含有個(gè)OLMC，最多可有8個(gè)引腳作為輸出端。同理GAL20V8是24腳器件，可替代相應(yīng)的24引出端的PAL器件，最大輸入引腳數(shù)是20。下面以通用型GAL16V8為例說明PAL型GAL器件的電路結(jié)構(gòu)和工作原理，其他類型的GAL器件結(jié)構(gòu)工作原理類似。 1. GAL16V8總體結(jié)構(gòu)總體結(jié)構(gòu) GAL16V8器件邏輯圖如圖8.4.1所示。它由五部分組成： (1) 8個(gè)輸入緩沖器(引腳29作固定輸入)； (2) 8個(gè)三態(tài)輸出緩沖器(引腳1219作為輸出

19、緩沖器的輸出)； (3) 8個(gè)輸出反饋輸入緩沖器(中間一列8個(gè)緩沖器)； (4) 8個(gè)輸出邏輯宏單元(OLMC1219，或或門陣列包含在其中)； (5) 可編程與與門陣列(由88個(gè)與與門構(gòu)成，共形成64個(gè)乘積項(xiàng)，每個(gè)乘積項(xiàng)有32個(gè)輸入，對應(yīng)圖中32條列線)。圖8.4.1GAL16V8邏輯圖 另外還有1個(gè)系統(tǒng)時(shí)鐘CP輸入緩沖器(引腳1)和1個(gè)三態(tài)輸出使能OE輸入緩沖器(引腳11)。 在GAL16V8中，除了8個(gè)引出端(29)是固定作輸入端外，還可將其他8個(gè)雙向輸入輸出引出端也設(shè)置成輸入模式，所以GAL16V8最多可有16個(gè)引出端作為輸入端。 PAL型GAL器件和一般PAL器件相比，在結(jié)構(gòu)上的主要

20、差異是輸出結(jié)構(gòu)可多次編程和改寫，且根據(jù)需要可構(gòu)成多種形式的輸出結(jié)構(gòu)。 2.輸出邏輯宏單元輸出邏輯宏單元( (OLMC) ) GAL的每一個(gè)輸出端都對應(yīng)一個(gè)輸出邏輯宏單元，其邏輯結(jié)構(gòu)如圖8.4.2所示。它主要由四部分組成： (1) 可編程異或異或門：異或異或門的作用與PAL器件的異或異或結(jié)構(gòu)相同，用結(jié)構(gòu)控制字中的 來選擇輸出信號的極性。當(dāng) 編程為時(shí)，或或門輸出信號高電平有效；當(dāng)編程為時(shí)，或或門輸出信號低電平有效。 (2) 或或陣列：同與與陣列連接的輸入或或門(個(gè)乘積項(xiàng))，構(gòu)成了GAL器件的或或陣列。 (3) D觸發(fā)器：D觸發(fā)器存儲異或異或門的輸出狀態(tài)，使GAL適用于時(shí)序邏輯電路。 )(nXOR)

21、(nXOR圖8.4.2 輸出邏輯宏單元OLMC (4)4個(gè)數(shù)據(jù)多路開關(guān)(數(shù)據(jù)選擇器MUX)：這些多路開關(guān)的狀態(tài)，取決于設(shè)計(jì)者可編程的結(jié)構(gòu)控制字和位的值，其中為輸出宏單元的引出端號。為各個(gè)OLMC所共用，為第個(gè)OLMC專用。 可編程三態(tài)多路開關(guān)（TSMUX）：用于控制選擇輸出緩沖器的三態(tài)輸出使能控制信號，其功能如表8.4.1所示。表表8.4.1 TSMUX功能表功能表 輸出功能0 00 11 01 1使能高阻由 決定由設(shè)計(jì)者編程決定OE)( 1 nAC0AC 乘積多路開關(guān)（PTMUX）：用于控制來自與與陣列的第一個(gè)乘積項(xiàng)是否作為或或門輸入，其功能如表8.4.2所示。由表8.4.2可知，當(dāng) 1時(shí)，

22、第一個(gè)乘積項(xiàng)作為或或門的一個(gè)輸入項(xiàng)。)( 10nACAC表表8.4.2 PTMUX功能表功能表控制電平輸出功能 0 0 0 1 1 0111用戶定義使用1 10三態(tài)輸出使能控制)( 1 nAC0AC 可編程反饋多路開關(guān)(FMUX)：用于決定反饋信號的來源。它根據(jù) 、本級OLMC的結(jié)構(gòu)控制字信號 和鄰近OLMC的結(jié)構(gòu)控制信號 ，選擇不同的信號反饋給與與陣列的輸入端。其功能如表8.4.3所示。)( )( 1nmmAC表表8.4.3 FMUX功能表功能表功能0 00 11 0 1 1 無反饋鄰近OLMC輸出作輸入本級內(nèi)部寄存器輸出反饋本級OLMC輸出反饋0AC)( 1 nAC0AC)( 1 nAC)

23、( 1 mAC 輸出多路開關(guān)(OMUX)：用于選擇輸出信號是直接由異或異或門旁路輸出，還是經(jīng)觸發(fā)器輸出，其功能如表8.4.4所示。由表8.4.4可知，當(dāng)其控制信號0時(shí)，異或異或門的輸出信號直接送到輸出緩沖器，輸出為組合型；1時(shí)，觸發(fā)器輸出作為輸出端，輸出為寄存器型。表表8.4.4 OMUX功能表功能表 功能0 00 11 01 1組合型輸出組合型輸出寄存器型輸出組合型輸出)( 1 nAC0AC 3. OLMC的結(jié)構(gòu)控制字的結(jié)構(gòu)控制字 各輸出邏輯宏單元OLMC的結(jié)構(gòu)控制字 、 、 和 都存放在GAL器件的可編程存儲單元中，如圖8.4.3所示，GAL16V8的各種配置就是由這些結(jié)構(gòu)控制字來控制的。

24、SYN0AC)( 1 nAC)(nXOR圖8.4.3 GAL16V8的結(jié)構(gòu)控制字 結(jié)構(gòu)控制的功能簡介： 同步位 ：同步位 為每個(gè)OLMC共用。當(dāng) 1時(shí)，GAL器件是一個(gè)純組合型邏輯器件； 0時(shí)，GAL器件是一個(gè)具有寄存器輸出的邏輯器件。此外，對于GAL16V18中的OLMC(12)和OLMC(19）， 代替 ， 代替 作為可編程反饋多路開關(guān)FMUX的控制輸入。 結(jié)構(gòu)控制位 ：結(jié)構(gòu)控制位 也是每個(gè)OLMC共用的，它與各個(gè)OLMC的 配合，控制每個(gè)OLMC中的4個(gè)多路選擇開關(guān)的狀態(tài)。SYNSYNSYNSYN0AC)( 1 mAC0AC0AC)( 1 nACSYNSYN 結(jié)構(gòu)控制字 ：結(jié)構(gòu)控制字 共

25、8位，每個(gè)OLMC占1位。 極性控制位 ：極性控制位 也共有8位，每個(gè)OLMC占1位。當(dāng) 1，引出端輸出高電平有效，當(dāng) 0時(shí)，引出端輸出低電平有效。 乘積禁止位：乘積禁止位 共有64位，分別控制與與陣列的64個(gè)乘積項(xiàng)，以屏蔽某些不用的乘積項(xiàng)。)( 1 nAC)1912( )( 1nnAC)(nXOR)1912( )(nnXOR)(nXOR)(nXOR）（630 iPTi8.4.2 GAL器件的應(yīng)用器件的應(yīng)用 GAL的邏輯設(shè)計(jì)和開發(fā)過程同PAL大致相同。 例例8.4.1 用GAL16V8器件實(shí)現(xiàn)一個(gè)帶使能輸出的2線4線譯碼器。 解：解：設(shè)使能控制輸入為 ，譯碼地址輸入為和 ，輸出為 、 、 、

26、。當(dāng)輸出使能控制 為0時(shí)，2線4線譯碼器輸出表達(dá)式為 ST1A0A3Y2Y1Y0YST010AAY 011AAY 012AAY 013AAY 選擇使能控制信號 由11引出端輸入，輸出 、 、 、 分別由OLMC(12)OLMC(15)提供。由相應(yīng)GAL開發(fā)軟件具體設(shè)置的結(jié)構(gòu)控制字存儲單元和各OLMC的具體配置如表8.4.5所示。ST3Y2Y1Y0Y)(nSYN0AC)( 1 nAC)(nXOR表表8.4.5 例例8.4.1的的OLMC配置配置OLMC乘積項(xiàng)數(shù)輸出極性配置模式1514131211111111000000000000低電平低電平低電平低電平專用組合專用組合專用組合專用組合8.5 復(fù)

27、雜可編程邏輯器件復(fù)雜可編程邏輯器件( (CPLD) ) 隨著集成工藝的發(fā)展，PLD的集成規(guī)模越來越大，當(dāng)前PLD的集成規(guī)模已從低密度的PAL和GAL器件，發(fā)展到萬門以上的復(fù)雜可編程邏輯器件(CPLDComplex Programmable Logic Device)系列。與簡單的PLD相比，CPLD允許有更多的輸入信號、更多的乘積項(xiàng)和更多的宏單元。表8.5.1列出了部分CPLD產(chǎn)品。從表中可以看出，CPLD的IO端數(shù)和內(nèi)觸發(fā)器多達(dá)數(shù)百個(gè)，其集成度遠(yuǎn)遠(yuǎn)高于前面介紹的可編程邏輯器件PAL和GAL。因此，采用CPLD設(shè)計(jì)的數(shù)字系統(tǒng)，其特點(diǎn)是體積小、功耗低、可靠性高，并具有更大的靈活性。 表表8.5.

28、1 部分部分CPLD產(chǎn)品產(chǎn)品器件名稱集成規(guī)模/門I/O端數(shù)宏單元數(shù)觸發(fā)器數(shù)編程EPM95601200216560772E2PROMEPF10K101000134576720SRAMEPX81603200172160160快閃SRAMPLSI332014000160320480E2PROMATV750750101020EPROMM5-51220000256512512E2PROM8.5.1 CPLD的基本結(jié)構(gòu)的基本結(jié)構(gòu) 目前主要的半導(dǎo)體器件公司，如Xilinx、Altera、Lattice和AMD公司等，在各自生產(chǎn)的高密度PLD產(chǎn)品中，都有自己的特點(diǎn)，但總體結(jié)構(gòu)大致是相同的。大多數(shù)CPLD器件中

29、至少包含了三部分：可編程邏輯宏單元；可編程IO單元；可編程內(nèi)部連線。 1. 可編程邏輯宏單元可編程邏輯宏單元 邏輯宏單元內(nèi)部主要包括與與或或陣列、可編程觸發(fā)器和多路選擇器等電路，能獨(dú)立的配置為時(shí)序或組合工作方式。CPLD器件的宏單元在內(nèi)部，稱為內(nèi)部邏輯宏單元。 CPLD除了密度高之外，許多優(yōu)點(diǎn)都反映在邏輯宏單元上： (1) 共享相鄰乘積項(xiàng)和結(jié)構(gòu) 在共享相鄰乘積項(xiàng)和結(jié)構(gòu)中，每個(gè)邏輯單元中含有兩個(gè)或或項(xiàng)輸出，而每個(gè)或或項(xiàng)均由固定的幾個(gè)乘積項(xiàng)輸入，如圖8.5.1所示。每個(gè)或或項(xiàng)輸出均可連接到相鄰的連接單元，甚至本單元中的兩個(gè)或或項(xiàng)都可用于相鄰的兩個(gè)邏輯單元中。這種結(jié)構(gòu)提高了各單元或或門的使用效率，可

30、實(shí)現(xiàn)較為復(fù)雜的邏輯功能。圖8.5.1 共享相鄰乘積項(xiàng)和的結(jié)構(gòu) (2) 多觸發(fā)器結(jié)構(gòu)和“隱埋”觸發(fā)器結(jié)構(gòu) 一般GAL器件每個(gè)輸出宏單元有一個(gè)觸發(fā)器，在CPLD基本結(jié)構(gòu)的宏單元內(nèi)有兩個(gè)或兩個(gè)以上的觸發(fā)器，其中只有一個(gè)觸發(fā)器可與IO引出端相連，其余均為“隱埋”觸發(fā)器。它們不與IO引出端相連，但有自己的內(nèi)部輸入信號，其輸出可以通過相應(yīng)的緩沖電路反饋到與與陣列，從而可以構(gòu)成較復(fù)雜的時(shí)序電路。 (3) 觸發(fā)器類型可編程結(jié)構(gòu) 圖8.5.2所示為觸發(fā)器類型可編程結(jié)構(gòu)，通過對輸出觸發(fā)器編程，可實(shí)現(xiàn)4種不同類型觸發(fā)器結(jié)構(gòu)，即 和 觸發(fā)器。它們與邏輯宏單元相配置，可實(shí)現(xiàn)多種邏輯電路結(jié)構(gòu)。JKTD、RS圖8.5.2

31、觸發(fā)器類型可編程結(jié)構(gòu) 2. 可編程可編程IO單元單元 IO單元是CPLD外部封裝引腳和內(nèi)部邏輯間的接口。每個(gè)IO單元對應(yīng)一個(gè)封裝引腳，通過對IO單元中可編程單元的編程，可將引腳定義為輸入、輸出和雙向功能。ispLSI1016I/O單元的簡化原理框圖如圖8.5.3所示，它由三態(tài)輸出緩沖器、輸入緩沖器、輸入寄存器鎖存器和幾個(gè)可編程的數(shù)據(jù)選擇器組成。觸發(fā)器有兩種工作方式：當(dāng)RL為高電平時(shí)，它被設(shè)置成邊沿觸發(fā)器；而當(dāng)RL為低電平時(shí)，它被設(shè)置成鎖存器。 圖8.5.3 ispLSI器件I/O單元的結(jié)構(gòu)圖 MUX1用于控制三態(tài)輸出緩沖器的工作狀態(tài)。MUX2用于選擇輸出信號的傳送通道。MUX3用于選擇輸出極性

32、。MUX4用于輸入方式的選擇，在異步輸入方式下，輸入信號直接經(jīng)輸入緩沖器送到全局布線區(qū)的輸入端；在同步輸入方式下，輸入信號加到觸發(fā)器的輸入端，必須等時(shí)鐘信號IOCLK到達(dá)后才能被存入觸發(fā)器，并經(jīng)過輸入緩沖器加到全局布線區(qū)。MUX5和MUX6用于時(shí)鐘信號的來源和極性選擇。根據(jù)這些數(shù)據(jù)選擇器編程狀態(tài)的組合，得到各種可能的IO單元組態(tài)如圖8.5.4所示。圖8.5.4 ispLSI器件I/O單元的配置形式 3. 可編程連線陣列可編程連線陣列 可編程連線陣列的作用是在各邏輯宏單元之間和IO單元之間提供互連網(wǎng)絡(luò)。各邏輯宏單元通過可編程連線陣列接收來自專用輸入或輸出端的信號，并將宏單元的信號反饋到其需要到達(dá)

33、的目的地。這種互連機(jī)制有很大的靈活性，它允許在不影響引腳分配的情況下改變內(nèi)部的設(shè)計(jì)。8.6 現(xiàn)場可編程門陣列現(xiàn)場可編程門陣列( (FPGA) )器件器件 現(xiàn)場可編程門陣列(FPGAField Programmable Gate Array)器件與前面介紹的PLD器件的結(jié)構(gòu)形式不同。PLD采用與與或或邏輯陣列加上輸出邏輯單元的結(jié)構(gòu)形式，而FPGA的電路結(jié)構(gòu)是由若干獨(dú)立的可編程模塊組成，用戶可以通過編程將這些模塊連接成所需要設(shè)計(jì)的數(shù)字系統(tǒng)。 8.6.1 FPGA器件的基本結(jié)構(gòu)器件的基本結(jié)構(gòu) FPGA器件由三個(gè)可編程邏輯模塊陣列和一個(gè)可配置的靜態(tài)存儲器(SARM)組成。這三個(gè)可編程邏輯模塊陣列分別是

34、：可配置邏輯模塊(CLBConfigurable Logic Blocks)、輸入輸出模塊(IOBInput/Output Blocks)和互連資源(ICRInterconnect Capital Resource)。 下面以XC4000系列的FPGA器件為例來說明，如圖8.6.1所示，多個(gè)CLB組成FPGA的二維核心陣列，以實(shí)現(xiàn)設(shè)計(jì)者所需的邏輯功能。可編程輸入輸出模塊為內(nèi)部邏輯與器件封裝引腳之間提供了可編程接口，它通常排列在芯片四周。ICR位于器件內(nèi)部的邏輯模塊之間，經(jīng)編程實(shí)現(xiàn)CLB與CLB以及CLB與IOB之間的互連。FPGA的功能由可配置的靜態(tài)存儲器(SARM)存放的編程數(shù)據(jù)決定，這些編

35、程數(shù)據(jù)決定和控制各個(gè)CLB、IOB及內(nèi)部連線的邏輯功能和它們之間的互連關(guān)系。圖8.6.1 XC4000系列FPGA基本結(jié)構(gòu) 1. 可配置邏輯模塊可配置邏輯模塊( (CLB) ) 可配置邏輯模塊(CLB)是FPGA中的基本邏輯單元電路，它能實(shí)現(xiàn)絕大多數(shù)的邏輯功能，多個(gè)CLB以二維陣列的形式分布在器件的中部。XC4000系列的CLB的基本結(jié)構(gòu)如圖8.6.2所示。從圖中可知，每個(gè)CLB主要由組合邏輯函數(shù)發(fā)生器、觸發(fā)器、編程數(shù)據(jù)存儲單元和數(shù)據(jù)選擇器等電路組成。 CLB采用3個(gè)查找表結(jié)構(gòu)的組合邏輯函數(shù)發(fā)生器F、G和H來實(shí)現(xiàn)組合邏輯函數(shù)，查找表結(jié)構(gòu)工作原理類似于用ROM實(shí)現(xiàn)多種組合邏輯函數(shù)，F(xiàn)、G和H的輸

36、入等效于ROM的地址碼，通過查找ROM中的地址表，可以得到相應(yīng)的邏輯函數(shù)輸出。 圖8.6.2 XC4000系列CLB的基本結(jié)構(gòu) CLB有13個(gè)輸入和4個(gè)輸出，它們分別作為組合邏輯函數(shù)發(fā)生器和觸發(fā)器的輸入和輸出。這些輸入和輸出可與CLB周圍的互連資源相連，如圖8.6.3所示。圖8.6.3 CLB與互連資源互連關(guān)系 F和G是兩個(gè)4輸入變量邏輯函數(shù)發(fā)生器， 和 分別為F和G的輸入， 和 為輸出， 、 可以是四變量的任意組合邏輯函數(shù)。H為3變量組合邏輯函數(shù)發(fā)生器，它可以完成3輸入( 、 和 )的任意組合邏輯函數(shù)。所以，3個(gè)邏輯函數(shù)發(fā)生器的兩級組合能實(shí)現(xiàn)高達(dá)9個(gè)輸入變量的組合邏輯函數(shù)。通過對數(shù)據(jù)選擇器編

37、程， 和 可以接至X輸出， 和 可接至Y，X和Y為CLB的組合邏輯輸出端。 、 和 也可以接至CLB的內(nèi)部觸發(fā)器。41 FF41 GGFFFFFGGGGG1HHHH 每個(gè)CLB有兩個(gè)邊沿觸發(fā)的D觸發(fā)器，通過4選1選擇器可分別選擇 、 、 和 之一作為觸發(fā)器的輸入信號。兩個(gè)D觸發(fā)器有共同的時(shí)鐘CP和時(shí)鐘使能輸入端EC。RS控制電路可以分別對兩個(gè)觸發(fā)器異步置位和復(fù)位。每個(gè)D觸發(fā)器的時(shí)鐘CP通過各自的選擇器可選擇上升沿或下降沿觸發(fā)。時(shí)鐘使能端EC也可通過選擇器直接接收CLB內(nèi)部控制信號EC或接高電平。DINFGH 2. 輸入輸出模塊輸入輸出模塊IOB IOB是FPGA外部封裝引腳和內(nèi)部邏輯間的接口，其結(jié)構(gòu)如圖8.6.4所示。XC4000系列IOB主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)鎖存器、輸出緩沖器組成。每個(gè)IOB對應(yīng)一個(gè)封裝引腳，通過在IOB有關(guān)的