基于FPGA的高速數(shù)據(jù)采集卡的設計(畢業(yè)設計)

1、安徽理工大學畢業(yè)設計本科畢業(yè)設計說明書基于FPGA的高速數(shù)據(jù)采集卡的設計 DESIGN OF HIGH-SPEED DATA ACQUISITION CARD BASED ON FPGA學院（部）： 電氣與信息工程學院 專業(yè)班級： 學生姓名： 指導教師： 年 月 日2基于FPGA的高速數(shù)據(jù)采集卡的設計摘 要論文還從宏觀和微觀兩個方面來分析數(shù)據(jù)采集卡的各個組成部分。從宏觀上分析了采集系統(tǒng)中各個芯片間的數(shù)據(jù)流向、速度匹配和具體通信方式的選擇等問題。使用乒乓機制降低了數(shù)據(jù)處理的速度，來降低FPGA中的預處理難度，使FPGA處理時序余量更加充裕。在ARM與FPGA通信方式上使用DMA傳輸，大大提高了數(shù)

2、據(jù)傳輸?shù)乃俾剩⒔夥帕撕蠖说腁RM處理器。設計從宏觀上優(yōu)化數(shù)據(jù)傳輸?shù)男剩浞职l(fā)揮器件的性能，并提出了一些改進系統(tǒng)性能的方案。從微觀實現(xiàn)上，數(shù)據(jù)是從前端數(shù)據(jù)調(diào)理電路進入AD轉換器，再由FPGA采集AD轉換器輸出的數(shù)據(jù)，后經(jīng)過數(shù)據(jù)的觸發(fā)、成幀等預處理，預處理后的數(shù)據(jù)再傳輸給后端的ARM處理器，最后由ARM處理器送給LCD顯示。微觀實現(xiàn)的過程中遇到了很多問題，主要是在AD數(shù)據(jù)的采集和采集數(shù)據(jù)的傳輸上。在后期的系統(tǒng)調(diào)試中遇到了采集數(shù)據(jù)錯位、ARM與FPGA通信效率低下，還有FPGA中預處理時序緊張等問題，通過硬件軟件部分的修改，問題都得到一定程度的解決。 在整個數(shù)據(jù)采集卡的設計過程中還遇到高速PCB

3、設計、硬件設計可靠性、設計冗余性和可擴展性等問題，這些都是硬件設計中的需要考慮和重視的問題，在論文的最后一章有詳細論述。 關鍵詞：高速數(shù)據(jù)采集,觸發(fā),高速PCB設計,高速ADCDESIGN OF HIGH-SPEED DATA ACQUISITION CARD BASED ON FPGAABSTRACTDate acquisition is the premise of measure, the foundation of analysis and the beginning of cognition. Most precise device is based on the date acqu

4、isition. With the development of the electronic and digital technology, the speed of date transmission and the calculation of CPU are faster and faster; therefore the requirements of data acquisition and processing are more severe than before. This paper analyzes the system from Macro-and micro resp

5、ect. From the macro point of view it analyzes data flowing, speed matching and the selection of specific means of communication of acquisition system and so on. We adapt ping-pong mechanism to reduce the speed of analyzing data and pre-difficult of FPGA which lead to the ease of processing Timing Ma

6、rgin of FPGA. DMA transfer is used as communication between ARM and FPGA which improve data transmission rates, and liberate the back-end ARM processor. From the micro point of view, data enter into the A/D converter from the front-end conditioning circuitry, FPGA collecting data on the output of A/

7、D converter and go through the pre-operation of triggering and framing of data. After these operations, data are transmitted to the back-end of the ARM processor and then display on the LCD. A lot of difficult exited in the successful operation in the micro respect which is mainly about A/D data col

8、lection and the of transmission data. All of these issues have been settled by the revising of hardware and software. KEYWORDS：High-speed Data Acquisition, Triggering, High-speed PCB High-speed, A/D converter1緒 論1.1 引言 數(shù)計算機技術在飛速發(fā)展，微機應用日益普及深入，微機在通信、自動化、工業(yè)自動控制、電子測量、信息管理和信息系統(tǒng)等方面得到廣泛的應用。在冶金、化工、醫(yī)學和電器性能測試

9、等許多應用場合需要同時對多通道快變的模擬信號進行采集、預處理、暫存和向上位機傳送，再由上位機進行數(shù)據(jù)分析處理、自動報表生成、信號波形顯示和輸出打印等處理。隨著大規(guī)模集成電路技木的迅速發(fā)展，微處理器、存儲器、輸入輸出等外圍接口器件的性能不斷提高，體積越來越小，價格越來越低，使數(shù)據(jù)采集器不斷向智能化、小型化發(fā)展，使智能化儀器的研制已經(jīng)成為當今研制的主要方向。模擬儀器存在輸出動態(tài)范圍小，對大動態(tài)信號處理線性差，因而精度低、信號不可記錄等缺點。在模擬電子技術領域中，由于使用了包括模數(shù)轉換器件在內(nèi)的數(shù)字器件，因而在精度、簡化電路結構、靈活、方便等方面取得很大的進步。模擬技術和數(shù)字技術混合運用以綜合發(fā)揮兩

10、者的優(yōu)勢己是電子技術發(fā)展的必然趨勢。而且微處理器由于價格越來越低，功能也不斷增強。以數(shù)字化儀器為主的數(shù)據(jù)采集處理技術越來越廣泛地應用于工業(yè)過程控制及實時觀察工業(yè)生產(chǎn)的動態(tài)及趨勢。傳統(tǒng)獲取現(xiàn)場數(shù)據(jù)的方法，效率低、誤差大、難以輸入計算機。而數(shù)據(jù)采集器是一種具有現(xiàn)場實時數(shù)據(jù)采集、處理功能的自動化設備，它具備實時采集、自動存儲、即時顯示、即時反饋、自動處理、自動傳輸?shù)裙δ?。為現(xiàn)場數(shù)據(jù)的真實性、有效性、即時性、可用性提供了保證，并能方便輸入計算機，已廣泛應用在工業(yè)、農(nóng)業(yè)、商業(yè)、交通、物流、倉儲等行業(yè)。1.2數(shù)據(jù)采集與處理系統(tǒng)概述 數(shù)據(jù)采集與處理系統(tǒng)的任務，就是采集傳感器輸出的模擬信號并轉換成計算機能識別

11、的數(shù)字信號，送進計算機處理、存儲、傳輸和顯示，以便實現(xiàn)對某些物理量的監(jiān)視；其中一部分數(shù)據(jù)還將被生產(chǎn)過程中的計算機控制系統(tǒng)用來控制某些物理量。隨著計算機技木的飛速發(fā)展和普及，數(shù)據(jù)采集系統(tǒng)也迅速地得到應用。在生產(chǎn)過程中，應用這一系統(tǒng)可對生產(chǎn)現(xiàn)場的工藝參數(shù)進采集、監(jiān)視和記錄，為提高產(chǎn)品質(zhì)量、降低成本提供信息和手段。在科學研究中，應用數(shù)據(jù)采集系統(tǒng)可獲得大量的動態(tài)信息，是研究瞬間物理過程的有力工具也是獲取科學奧秘的重要手段之一?？傊?，不論在哪個應用領域中，數(shù)據(jù)采集與處理越及時工作效率就越高，取得的經(jīng)濟效益就越大。數(shù)據(jù)采集系統(tǒng)性能的好壞，主要取決于它的精度和速度。在保證精度的條件下應有盡可能高的采樣速度，

12、以滿足實時采集、實時處理和實時控制對速度的要求。1.3 數(shù)據(jù)采集卡主要的性能指標 根據(jù)設計要求，本課題研制的數(shù)據(jù)采集卡主要有以下的技術指標和要求： 1. 單通道模擬輸入，信號最高采樣率為250MSPS； 2. 分辨率：8bits 3. 單通道模擬輸出，14位分辨率，采樣率最高175MSPS；4. 支持電平、上升/下降沿等常見觸發(fā)；5. 支持RS232輸出；6. 八路數(shù)字I/O輸出。1.4 本文主要研究工作論文的主要任務是基于FPGA的高速數(shù)據(jù)采集卡的硬件設計，并且針對具體的方案討論如何提高采集的性能。這一部分在今后的進一步研究中有重要的意義，具體的研究內(nèi)容如下： 1. 數(shù)據(jù)采集卡的整體設計方案

13、選擇和芯片選型。 2. 各芯片間數(shù)據(jù)通信方案選擇，各部分處理速度分析。 3. 高速PCB設計與調(diào)試。 4. 前端采集與FPGA預處理，整個系統(tǒng)的邏輯控制。 5. 高速DAC內(nèi)部寄存器配置，控制模擬數(shù)據(jù)輸出。 2 系統(tǒng)設計概述和主要器件選型2.1 系統(tǒng)設計方案整個系統(tǒng)是由前端模擬通道、觸發(fā)電路、FPGA數(shù)據(jù)采集預處理、數(shù)據(jù)模擬輸出四部分組成。FPGA數(shù)據(jù)采集預處理分為A/D數(shù)據(jù)采集、觸發(fā)控制、幀控制、SDRAM控制器四個部分，模擬數(shù)據(jù)經(jīng)過A/D裝換后在FPGA中緩沖，緩沖之后使用觸發(fā)控制將采集到的數(shù)據(jù)分成512個數(shù)據(jù)點組成的數(shù)據(jù)幀，數(shù)據(jù)按照幀的順序傳輸，經(jīng)過SDRAM存儲后。具體的數(shù)據(jù)采集系統(tǒng)的

14、硬件結構圖如下圖2-1所示：圖2-1 數(shù)據(jù)采集卡硬件結構圖2.2 ADC芯片選型A/D轉換器是整個采集系統(tǒng)的核心，系統(tǒng)前端模擬電壓調(diào)理電路、FPGA數(shù)據(jù)采集和后端的采集控制部分都與A/D直接相關，A/D芯片的選擇不但關系到系統(tǒng)設計的性能，而且直接決定了整板設計的難度?；诰C合考慮我們選用了Analog Device公司生產(chǎn)的AD9480芯片，AD9480采樣率高達250MSPS、8位轉換精度，同時保持士0.25LSB優(yōu)良的微分線形誤差(DNL)。該DNL技術指標比具有相同轉換速率的同類IC高兩倍。為了減小系統(tǒng)的功耗，芯片采用3.3 V電源供電，工作時鐘為差動解碼時鐘，內(nèi)置有基準電壓源和采樣跟蹤

15、保持電路。AD9480支持多路分配的TTL/CMOS輸出邏輯和低電壓差分信號(LVDS)輸出。在CMOS多路分配模式下，AD9480可以交叉存儲模式或并行模式以半時鐘速率在兩個8bit通道中移動數(shù)據(jù)。當工作在LVDS輸出模式時，AD9480通過單一輸出通道以全時鐘速率輸出數(shù)據(jù)，以達到最佳的輸出性能。 由于AD9480在DNL方面的優(yōu)良性能，使其適合運用在數(shù)字示波器和網(wǎng)絡分析儀等要求精確明顯輸入信號較小的應用中，同時也適合要求高采樣率和高寬帶寬的應用場合。因此，AD9480是本設計中所需ADC的最佳選擇。 AD9480的模擬輸入驅(qū)動著一個高帶寬的跟蹤保持電路；然后經(jīng)過一個8bit的ADC內(nèi)核對其

16、信號進行采樣、量化；最后把量化的數(shù)字信號通過LVDS輸出。同時內(nèi)部還包括了一個可以接受TTL、CMOS、LVPECL等輸入電平的基準電壓源，以確保AD9480更容易的使用。由于PCB設計時使用兩層板設計，為了保證輸出信號的回流面積盡可能小，數(shù)據(jù)輸出和采集時鐘都選擇LVDS。 2.3 DAC芯片選型為了輸出高性能的模擬信號，DAC采用采樣率高達175M的高速DAC。AD970X系列DAC針對低功耗特性進行了優(yōu)化，同時仍保持出色的動態(tài)性能，適合用于手持便攜式儀器等需要有效地合成寬帶信號的場合。AD9707 精度高達14位 ，采樣率為175MSPS，內(nèi)部集成邊沿觸發(fā)式輸入鎖存器，1V溫度補償帶隙基準

17、電壓源和自校準功能，使AD9707能提供真14位INL與DNL性能。AD9707還具有共模電位移動能力，當與其他模擬器件連接時無需電平移動電路；并簡化了模擬電路的設計并且降低了小型便攜式設計中的印制電路板面積。AD9707的具體特性如下： 1.低電壓：完整的CMOS DAC操作電壓3.6V-1.7V。3.3V時功耗50mW，1.8V時功耗12mW。DAC滿刻度電流可以為低功耗操作而減小。可以為休眠和掉電模式提供低功耗的空閑周期。2.自校準：自校準可以正確發(fā)揮AD9707的14-bit INL和DNL 性能。3.二進制補碼支持：數(shù)據(jù)輸入支持二進制補碼或直接二進制數(shù)據(jù)編碼。4.靈活的時鐘輸入：可選

18、擇的高速單端、差分 CMOS 時鐘輸入。 支持175MSPS轉換速率。5.設備配置：設備可以通過引腳短接配置，也可以通過SPI控制進行高級編程。6.易與其它元件連接：可調(diào)節(jié)的通用輸出模式易于和其他0-1.2V的信號連接。7.片上參考電壓：AD9707 包含一個1.0V的內(nèi)部基準電壓參考。2.4 FPGA芯片在現(xiàn)代采集系統(tǒng)中FPGA往往被用做通信系統(tǒng)的中樞，負責了大量的數(shù)據(jù)采集和前期處理和控制工作，F(xiàn)PGA作為系統(tǒng)的中間級主芯片承擔著承前啟后的重大任務。常見的FPGA一般由六部分組成，分別為可編程輸入/輸出單元、基本可編程邏輯單元、嵌入式塊RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等

19、。1.可編程輸入/輸出單元 大多數(shù)FPGA的I/O單元被設計為可編程模式，即通過軟件的靈活配置，可適應不同的電器標準與I/O物理特性；可以調(diào)整匹配阻抗特性，上拉下拉電阻；可以調(diào)整輸出驅(qū)動電流的大小等。 2.基本可編程邏輯單元 FPGA的可編程邏輯單元基本是由查找表（LUT）和寄存器（Register）組成的。FPGA一般依賴寄存器完成同步時序邏輯設計。一般來說，比較經(jīng)典的基本可編程單元的配置是一個寄存器加一個查找表。學習底層配置單元的LUT和Register比率的一個重要意義在于器件選型和規(guī)模估算。器件選型是一個綜合性問題，需要將設計的需要、成本的壓力、規(guī)模、速度等級、時鐘資源、I/O特性、封

20、裝、專用功能模塊等諸多因素綜合考慮。 3.嵌入式塊RAM 目前大多數(shù)FPGA都有內(nèi)嵌的塊RAM。嵌入式塊RAM可以配置為單端口RAM、雙端口RAM、偽雙端口RAM、CAM、FIFO等存儲結構。根據(jù)設計需求，塊RAM的數(shù)量和配置方式也是器件選型的一個重要標準。 4.豐富的布線資源 布線資源連通FPGA內(nèi)部所有單元，連線的長度和工藝決定著信號在連線上的驅(qū)動能力和傳輸速度。根據(jù)工藝、長度、寬度和布局位置而劃分為以下不同的等級： 1）全局性的專用布線資源：以完成器件內(nèi)部的全局時鐘和全局復位/置位的布線； 2）長線資源：用以完成器件Bank間的一些高速信號和一些第二全局時鐘信號的布線；短線資源：用來完成

21、基本邏輯單元間的邏輯互連與布線； 其他：在邏輯單元內(nèi)部還有著各種布線資源和專用時鐘、復位等控制信號線。 由于在設計過程中，往往由布局布線器自動根據(jù)輸入的邏輯網(wǎng)表的拓撲結構和約束條件選擇可用的布線資源連通所用的底層單元模塊，所以常常忽略布線資源。其實布線資源的優(yōu)化與使用和實現(xiàn)結果有直接關系。 5.底層嵌入功能單元 底層嵌入功能單元的概念比較模糊，這里我們指的是那些通用程度比較高的嵌入式功能模塊，比如PLL（Phase Locked Loop）、DLL（Delay Locked Loop）、DSP和CPU等。隨著FPGA的發(fā)展，這些模塊被越來越地嵌入到FPGA的內(nèi)部，以滿足不同場合的需要。 6.內(nèi)

22、嵌專用硬核 內(nèi)嵌專用硬核與“底層嵌入單元”是有區(qū)別的，這里指的硬核主要是那些通用性相對較弱，不是所有FPGA器件都包含硬核。如高速串并收發(fā)單元、PCI-e接口硬核等。 系統(tǒng)所選用的EP3C25Q240C8N是Altera Cyclone系列的第三代產(chǎn)品。Cyclone III系列FPGA前所未有地同時實現(xiàn)了低功耗、低成本和高性能,進一步擴展了FPGA在成本敏感的大批量領域中的應用。EP3C25擁有24624個邏輯單元，內(nèi)部集成66個M9K 嵌入式存儲器模塊，內(nèi)部RAM資源多達608Kbits，66個嵌入式18*18乘法器，4個內(nèi)部PLL，最大用戶I/O引腳數(shù)量148個，83個差分通道。系統(tǒng)中A

23、D輸出為LVDS，因此需要多達十組的LVDS通道，數(shù)據(jù)緩沖需要大量的內(nèi)部RAM資源，EP3C25內(nèi)部的66個M9K資源可以很好的滿足設計要求。AD采樣時鐘由FPGA片內(nèi)PLL倍頻獲得，而且多個片內(nèi)PLL更加有利于AD時鐘的分頻與控制。2.5 FPGA的設計步驟1.電路設計與輸入電路設計與輸入是指通過某些規(guī)范的描述方式，將工程師電路構思輸入給EDA工具。常見的使用HDL語言編程和原理圖輸入兩種方式。2.功能仿真使用HDL描述完電路后，要用專業(yè)的仿真工具對設計進行功能仿真，驗證電路功能是否符合設計要求。功能仿真一般稱為前仿真，主要使用的軟件是ModelSim。通過仿真能及時的發(fā)現(xiàn)設計中的錯誤，加快

24、設計進度，提高設計的可靠性。3.綜合優(yōu)化綜合優(yōu)化其實就是將我們編寫好的HDL語言用FPGA內(nèi)部的與非門、觸發(fā)器和RAM等基本邏輯單元實現(xiàn)，并按照目標與要求優(yōu)化所生成的邏輯連接。通常我們的做法是直接使用器件廠商自帶的綜合工具進行綜合，在根據(jù)目標優(yōu)化方面做的很不足。常見的綜合優(yōu)化工具有Synplicity公司的Synplify。4.綜合后仿真綜合完成后需要檢查綜合結果是否與原設計一致，那就要做綜合后仿真，它一般就是指帶門延時的仿真。特別是當遇到布局布線后仿真時發(fā)現(xiàn)有電路結構與設計意圖不符的現(xiàn)象，則常常要回溯到綜合后仿真以確認是否是由于綜合歧義造成的問題。5.實現(xiàn)與布局布線基本邏輯單元組成的網(wǎng)表，它

25、與芯片的實際結構還是有差別的，這時需要使用FPGA廠商自己的工具，根據(jù)所選芯片的型號，將綜合輸出的邏輯網(wǎng)表適配到具體FPGA上，這就是實現(xiàn)過程。布局是指將邏輯網(wǎng)表中的硬件原語或者底層單元合理的適配到FPGA內(nèi)部的固有硬件結構上，布局的優(yōu)劣對設計的最終實現(xiàn)結構（在速度和面積兩方面）影響很大；布線是指根據(jù)布局的拓撲結構，利用FPGA內(nèi)部的各種連線資源，合理正確連接各個元件的過程。在高速電路設計中，對時序約束和布局布線有很高的要求，這是在設計初期就已經(jīng)決定好的。6.時序仿真和驗證將布局布線的延時信息反標注到網(wǎng)表中，進行的仿真就叫時序仿真，也稱為后仿真。7.板級仿真與驗證在有些高速設計的情況下需要使用

26、第三方的板級驗證工具進行仿真驗證，如Mentor Hyperlynx等可以通過對設計的IBIS、HSPICE等模型的仿真，能較好的分析高速設計的信號完整性、電磁干擾等電路特性。8.調(diào)試與加載配置將配置文件加載到FPGA中，再使用示波器、邏輯分析儀等儀器分析輸出信號，在一些簡單的設計中可以使用QuartusII內(nèi)嵌的SignalTapII對設計進行在線邏輯分析。2.6 FPGA核心電路設計FPGA各系列的最小系統(tǒng)板的單元組成基本相同，僅具體電路中存在著差異。一般可以把其組成分為七部分：FPGA主芯片、PROM存儲芯片、電源電路、全局時鐘發(fā)生電路、JTAG接口電路、下載模式選擇電路和接口引出插針。

27、以該最小系統(tǒng)板作為控制核心，外加所需的接口電路就可以實現(xiàn)各種設計。整個系統(tǒng)的FPGA部分都是圍繞EP3C25設計，其他外圍的器件的選擇都是根據(jù)它的特點設計。由于EP3C25的配置文件大小為5.8M，因此外圍的PROM配置芯片選用EPCS16；FPGA除了核心供電1.2V外，I/O供電上還必須區(qū)分，因為FPGA的bank5和bnak6與AD的LVDS直接相連，因此在這兩個bank上的I/O供電必須是2.5V；全局時鐘的發(fā)生電路主要由50M的有源晶振組成，在晶振電源上加入磁珠和電容用來吸收和濾除高頻分量，保證電源輸入的穩(wěn)定，時鐘輸出端串聯(lián)一個33電阻保持時鐘輸出信號完整性；JTAG電路中的VCCI

28、O必須使用2.5V與其他的電路使用3.3V不同；配置方式的選擇依然可以通過MSEL0.2的不同接法決定。具體的FPGA外圍電路見附錄2。3 數(shù)據(jù)采集與觸發(fā)電路設計FPGA高速采集和采集后的觸發(fā)控制是系統(tǒng)設計的關鍵部分，它直接決定了數(shù)據(jù)的正確性和穩(wěn)定性。本章主要是對FPGA數(shù)據(jù)采集、觸發(fā)控制和存儲器控制三個方面加以論述，再結合實驗中遇到的問題，對FPGA數(shù)據(jù)采集和觸發(fā)控制中的關鍵部分進行分析，來達到高效高速采集的目的。3.1 AD前端調(diào)理電路前端調(diào)理電路目的就是將被測信號調(diào)理到AD9480模擬輸入的電壓范圍。被測信號經(jīng)過前端阻抗變換網(wǎng)絡之后，進入后級運算放大器，后級選擇高阻抗低噪聲運算放大器AD

29、A4817，輸入阻抗高達500G。后級信號經(jīng)過調(diào)理之后輸入AD8351中，AD8351主要是將輸入的單端信號轉換為AD9480需要的差分信號。與多數(shù)高速、高動態(tài)范圍的A/D一樣，AD9480也是采用差分模擬輸入。模擬信號采用差分輸入可以改善很多性能，其中最主要的一點就是差分結構對模擬輸入信號的偶次諧波有較高的抑制性，而且對共模噪聲有著非常好的抑制作用。 設計中使用AD8351將單端信號轉換為差分輸出來驅(qū)動AD9480。AD8351是ADI公司推出的一款低功耗、高帶寬差分放大器。它采用10引腳的MSOP封裝，在寬泛范圍內(nèi)能具有良好的低噪聲和失真特性。因此AD8351是設計高精度采樣系統(tǒng)的最佳選擇

30、， AD8351還可實現(xiàn)信號的單端變差分。下圖3-1為AD8351單端轉差分的典型電路：圖3-1 AD8351單端轉差分的典型電路模擬信號經(jīng)過AD8351轉換為差分信號之后進入AD9480。設計中可以使用S1引腳來選擇數(shù)據(jù)輸出格式和占空比，當輸出LVDS格式數(shù)據(jù)時，LVDSBIAS必須通過3.75K接地，來調(diào)整LVDS輸出電流?？梢杂蒘ENSE來決定滿刻度的大小，通過變化跳線來改變SENSE引腳的電壓來實現(xiàn)不同的滿刻度范圍，SENSE默認為接地，表示ADC使用內(nèi)部1V作為滿刻度范圍，同時外部參考引腳VREF接地。下圖3-2為AD9480功能模塊圖，通過配置上述功能引腳后AD9480即可以正常工

31、作。下圖3-2為AD9480功能模塊圖: 圖3-2 AD9480功能模塊圖3.2 FPGA數(shù)據(jù)采集設計中使用FPGA內(nèi)部的RAM來緩沖AD輸出的數(shù)據(jù)，EP3C25內(nèi)部的RAM資源總共有608Kbits，使用這些內(nèi)部的RAM作為數(shù)據(jù)緩沖單元，既可以節(jié)約成本，又可以提高硬件采集的性能。使用FPGA內(nèi)部的RAM資源，設計中可以非常容易的構建前端數(shù)據(jù)緩沖所需要的雙口RAM或者FIFO。FPGA內(nèi)部RAM的存在形式一般有以下幾種，分別為512bit的M512，4kbit的M4K,以及9kbit的M9K。EP3C25內(nèi)部就有66個M9K 嵌入式存儲器模塊，它們均勻散布在FPGA的各個bank中，用M9K實

32、現(xiàn)真正的雙口RAM。C8等級的FPGA實現(xiàn)雙口RAM的最高的工作為238MHZ，而AD9480最大的采樣率為250M，因此使用FPGA來緩沖數(shù)據(jù)完全可以滿足設計要求。在設計之前就要根據(jù)采集信號的頻率和AD采樣頻率來綜合決定使用RAM的大小，過多的使用M9K模塊會使得后期設計資源短缺，過少的使用M9K模塊會使得一次采集數(shù)據(jù)不夠。FPGA內(nèi)部的M9K模塊數(shù)量是固定的，分布在FPGA內(nèi)部的區(qū)域也是固定的，如果一味的追求大容量的數(shù)據(jù)緩沖而使用多個不同位置的M9K模塊，在各個模塊之間可能也會出現(xiàn)難以控制的時序問題。 由于數(shù)據(jù)采集卡上的FPGA部分可以由ARM處理器靈活的配置，因此在系統(tǒng)設計上我們就有更大

33、的靈活度。系統(tǒng)調(diào)試時使用一個M9K模塊組成1024*8bits的雙口RAM， 作為前級的數(shù)據(jù)緩沖模塊，下圖3-3為典型的雙口RAM模塊圖。圖3-3 典型的雙口RAM模塊圖AD轉換后一共輸出為9路LVDS信號，8路LVDS數(shù)據(jù)輸出和1路LVDS同步時鐘輸出，輸出的頻率與AD的采樣頻率一致。設計使用Altera公司自帶IP庫中的ALTIOBUF可以方便的將9路LVDS轉換為單端信號，分別作為雙口RAM的八位的數(shù)據(jù)線data7.0和寫入時鐘wrclock。由于AD數(shù)據(jù)采集具有連續(xù)性，數(shù)據(jù)和時鐘是同步的，因此我們可以使用時鐘累加，來設計出與數(shù)據(jù)一致的地址信號。設計中使用AD輸出的同步時鐘，在每次時鐘上

34、升沿時進行加一操作，輸出即為十位二進制的地址線。通過上面這個簡單的雙口RAM就可以實現(xiàn)AD數(shù)據(jù)的采集。 在實驗的過程中我們會遇到采樣點過多和采樣點過少的問題。當被測信號的頻率較低，而AD采樣率固定時，采集的1024點數(shù)據(jù)可能都不夠采集被測信號的一個周期，這就產(chǎn)生了信號的過采樣；而當被測信號的頻率較高，而AD采樣率固定時，采集的1024點數(shù)據(jù)可能采集了多個周期，這就產(chǎn)生了信號的欠采樣。為了很好的解決上述兩個問題，設計之前就必須對被測信號和AD的實際能力進行分析，AD的采樣率最高為250M，而實際中考慮到可靠性和設計難度，我們選用的最高頻率為200M，以100M的采樣率為基準頻率對被測信號進行采樣

35、，為了保證顯示的效果，默認顯示時出現(xiàn)的信號波形四個周期。在數(shù)據(jù)采集的過程中先使用100M作為默認的采樣率，采集完的數(shù)據(jù)經(jīng)過FPGA內(nèi)部的測周期模塊分析之后，對AD的采樣率進行重新選擇，通過分頻和倍頻輸出合適的采樣率。3.3 觸發(fā)分析觸發(fā)的目的是同步，觸發(fā)的過程是比較。當觸發(fā)條件與我們的被測信號一致時，就啟動觸發(fā)信號。比較的兩端一個是原始的被測信號，另一個是我們?nèi)藶樵O置的觸發(fā)量，現(xiàn)在我們就從這兩個量入手分析一下觸發(fā)的類型和結構。圖3-4 基本的觸發(fā)結構圖基本的觸發(fā)結構圖如上圖3-4所示，輸入信號有模擬和數(shù)字兩種形式，因此與之比較的觸發(fā)信號也對應的有模擬和數(shù)字兩種形式。觸發(fā)方式很容易的被分為模擬觸

36、發(fā)和數(shù)字觸發(fā)兩種，模擬觸發(fā)的觸發(fā)信號一般來自外部，因此大部分的模擬觸發(fā)都是外觸發(fā)；而數(shù)字觸發(fā)一般都是在FPGA中比較的，比較的信號都是數(shù)字量，而且是通過外部控制信號量化到處理器內(nèi)部形成，因此內(nèi)觸發(fā)一般都是數(shù)字觸發(fā)。系統(tǒng)中的模擬觸發(fā)有電平觸發(fā)，數(shù)字觸發(fā)有邊沿觸發(fā)和脈寬觸發(fā)等。3.4 觸發(fā)控制典型的觸發(fā)信號為比較器輸出的脈沖信號，觸發(fā)控制是根據(jù)觸發(fā)脈沖的起始位置，采集起始位置之后的一幀數(shù)據(jù)，由于每一次觸發(fā)信號產(chǎn)生時，采集的數(shù)據(jù)都是在一個固定的值，因此將每次觸發(fā)后的512個數(shù)據(jù)點組合為一幀，在顯示上就會出現(xiàn)一個穩(wěn)定的數(shù)據(jù)波形。整個控制和實現(xiàn)上述功能的過程就是觸發(fā)控制。本系統(tǒng)中在前端數(shù)據(jù)緩沖部分使用1

37、024*8bit的雙口RAM，而一個數(shù)據(jù)幀我們根據(jù)顯示的數(shù)據(jù)量選擇512*8bit的雙口RAM。觸發(fā)控制就是要在觸發(fā)信號出現(xiàn)后，將連續(xù)512個地址上的數(shù)據(jù)送到512*8bit的幀存儲器中。具體的觸發(fā)控制電路如下圖3-5所示：圖3-5觸發(fā)控制FPGA頂層原理圖3.5 SDRAM控制器的設計同步動態(tài)隨機存儲器（SDRAM）具有存儲容量大、價格便宜等特點，與SRAM相比SDRAM需要額外的控制邏輯和刷新機制，這使得SDRAM的存儲速度一般而且增加了SDRAM設計的難度。由于SRAM結構上的瓶頸，很難用于大容量存儲，而隨著SDRAM的工藝和技術不斷改進，陸續(xù)出現(xiàn)了DDR3、DDR5 SDRAM，它們的

38、頻率都在1GHZ以上，甚至高達4GHZ，單片容量已達到2GB，價格也相對低廉，因此SDRAM成為了高速大容量數(shù)據(jù)存儲的首選。3.5.1 SDRAM工作原理SDRAM是具有同步接口的高速動態(tài)訪問存儲器，SDRAM的同步接口和完全流水線的內(nèi)部架構允許極快的數(shù)據(jù)速率，SDRAM器件內(nèi)部由多個“體（BANK）”的組成，通過行地址和列地址來尋址，存儲體的行和列地址的位數(shù)取決于存儲器的容量。 SDRAM的控制是通過總線命令實現(xiàn)的，命令由RAS（行地址選通）, CAS（列地址選通）, 和 WE（讀使能）信號聯(lián)合產(chǎn)生，例如，在某個時鐘周期時，如果3個信號均為高電平，表示發(fā)出空操作命令（NOP）, NOP命令時

39、片選信號也無效。SDRAM的訪問是通過一系列命令進行的，SDRAM上電后，必須首先按照預定的方式進行初始化才能正常的運行。SDRAM初始化操作過程如下： 上電并且時鐘穩(wěn)定后至少等待100us，然后至少執(zhí)行1條空操作；對所有頁執(zhí)行預充電操作，這個期間SDRAM內(nèi)部寄存器單元控制邏輯處于空閑狀態(tài)，隨后向各頁發(fā)出八條刷新操作指令；最后執(zhí)行SDRAM工作模式的設定LMR命令用來配置SDRAM工作模式寄存器，寫完模式寄存器以后，初始化過程完成。 在行地址被選定并且相應的行被打開之后，就可以進行讀操作了。SDRAM讀、寫操作過程基本相識，根據(jù)實際應用的需要，發(fā)出讀、寫指令。SDRAM可實現(xiàn)突發(fā)式讀寫，支持

40、的突發(fā)長度可配置為1個、2個、4個、8個數(shù)據(jù)周期或者頁模式。并且突發(fā)的模式可以配置為順序或者間隔型。對SDRAM進行訪問的最主要操作就是讀RD和寫WR操作。SDRAM在進行讀寫操作時，必須要先進行頁激活ACT操作，以保證存儲單元是打開的，以便從中讀取地址或者寫入地址，關閉存儲單元通過預充電PCH命令實現(xiàn)。在進行寫操作時，內(nèi)部的列地址和數(shù)據(jù)就會被寄存；進行讀操作時，內(nèi)部地址被寄存，等待CAS 延遲時間（通常為13個時鐘周期）后，讀出的數(shù)據(jù)出現(xiàn)在數(shù)據(jù)總線上，具體時序詳見SDRAM數(shù)據(jù)手冊。 SDRAM必須通過不斷的刷新來保持數(shù)據(jù)，刷新可以分為自動刷新(Auto Refresh)和自刷新(Self

41、Refresh)。自動刷新時，刷新所需的地址由SDRAM內(nèi)部的刷新控制器提供。自刷新主要用于在外部時鐘失效時保存SDRAM內(nèi)的數(shù)據(jù)。自刷新被激活時，其它的任何控制都無效，一旦時鐘恢復，自刷新就會退出，又必須開始自動刷新以保持數(shù)據(jù)。SDRAM的操作主要通過控制信號RAS、CAS和WE的不同狀態(tài)組合來實現(xiàn)。3.5.2 SDRAM控制器結構SDRAM控制器針對SDRAM的指令操作特點，為SDRAM提供同步命令接口和時序邏輯控制，下面將以ALTERA公司的Cyclone系列FPGA為例，主機系統(tǒng)時鐘為133MHz，使用三星公司的K4S641632E，256MByte SDRAM，介紹SDRAM控制器的

42、具體設計方法，下圖3-5為SDRAM控制器的系統(tǒng)結構圖。圖3-6 SDRAM控制器系統(tǒng)結構SDRAM控制器由3個子模塊組成：控制接口，命令通道和數(shù)據(jù)通道。控制接口模塊從主機接收命令和相關的存儲地址，同時對命令解碼后傳送給命令模塊，命令模塊從控制接口模塊接收命令和地址，生成合適的命令給SDRAM器件，數(shù)據(jù)通道處理讀寫命令時的數(shù)據(jù)通路操作。1) 控制接口模塊接口控制模塊主要實現(xiàn)的功能包括：通過命令輸入端口CMD2:0和地址輸入端口ADDR11:0從控制器頂層模塊中接受命令和相對應的訪問地址，并對CMD2:0進行譯碼，產(chǎn)生NOP、WRITEA、READA、REFRESH、PRECHARGE命令，然后

43、將解碼后的命令傳送到命令模塊。下圖3-7為接口模塊的結構圖。圖3-7 接口模塊的結構圖2) 命令生成模塊 圖3-8 是命令生成模塊，命令模塊接收控制接口模塊輸出的已經(jīng)解碼的命令， 和周期性輸出的刷新請求，并產(chǎn)生合適的命令給SDRAM 器件，模塊含有一個簡易的仲裁電路用于仲裁主機的命令和刷新控制邏輯所產(chǎn)生的刷新請求。從刷新控制邏輯電路發(fā)出的刷新請求比主機接口的命令的優(yōu)先級別高。如果主機命令和隱含的刷新操作同時出現(xiàn)，仲裁電路在刷新操作完成之前就不發(fā)出CMDACK 應答。如果主機操作在進行中，收到了刷新命令，刷新操作將延時到主機操作完成后執(zhí)行。圖3-8 命令生成模塊3) 數(shù)據(jù)路徑模塊 數(shù)據(jù)路徑模塊主

44、要是在writea 和reada 命令期間處理數(shù)據(jù)的路徑操作。模塊的結構圖如圖3-9 所示。DQ 是雙向數(shù)據(jù)線，用來傳輸從SDRAM 讀出數(shù)據(jù)和向SDRAM 寫入的數(shù)據(jù)。無論是數(shù)據(jù)在讀出還是寫入時，都是在OE 有效，即OE 為高電平時才能進行傳輸。DM是由主機輸出的數(shù)據(jù)掩碼，通過DQM輸出到SDRAM的LDQM和UDQM管腳，進而控制SDRAM I/O緩沖的低字節(jié)和高字節(jié)。圖3-9數(shù)據(jù)路徑模塊4 各芯片間的數(shù)據(jù)傳輸與處理隨著芯片技術的不斷提高，芯片的處理速度越來越快，總線的吞吐量越來越大，幾年前的芯片、傳輸方式和接口協(xié)議很難滿足新一代數(shù)據(jù)采集系統(tǒng)的要求。數(shù)據(jù)采集卡作為電子行業(yè)中最基礎的部分，它

45、更新?lián)Q代的速度也緊跟芯片更新的步伐，新高速器件的使用也給數(shù)據(jù)采集系統(tǒng)設計帶來了很多挑戰(zhàn)。 在高速數(shù)據(jù)采集系統(tǒng)中，芯片決定了系統(tǒng)的最大指標，但不是每個系統(tǒng)都可以將硬件性能和特點發(fā)揮出來，必須根據(jù)系統(tǒng)中各級芯片的特點來對系統(tǒng)各級的速率進行劃分，各級之間采用不同的處理才能使芯片的作用最大可能的發(fā)揮。本設計中設計到的器件主要有A/D轉換器、D/A轉換器、FPGA、SDRAM存儲器和后端的ARM處理器，它們的處理速度都不一樣，各芯片間數(shù)據(jù)傳輸?shù)男示统闪嗽O計中的關鍵部分。4.1 采集卡各芯片速度等級的劃分和數(shù)據(jù)流向FPGA是當前運用最廣泛的嵌入式處理器，由于結構上的差別它們被使用在不同的場合。FPGA它

46、的結構不同于一般的CPU，它是由基礎的門級電路和存儲器組成的，所有的內(nèi)部功能都是可以編程控制的，于是它有了其他CPU所不具備的靈活性，我們可以在FPGA中構建我們自己的硬件模塊，可以按照系統(tǒng)的特點來分配FPGA資源。 按照整個系統(tǒng)各部分的速度，我們將系統(tǒng)簡單的劃分為兩個速度等級，不管是程序設計還是PCB設計都要充分的考慮到各個速度等級的特點，才能設計出合理可靠的系統(tǒng)，具體劃分情況如下圖4-1所示：圖4-1 系統(tǒng)速度等級劃分圖為了提高采集、存儲和顯示的效率，根據(jù)各個芯片的特點，運用了在FPGA中構建一個多緩沖單元的乒乓機制采集模塊，提高FPGA采集的效率，并降低了中間級傳輸?shù)乃俣?，利于中間級的數(shù)

47、據(jù)處理的處理方式來提高效率。4.2 數(shù)據(jù)的模擬輸出4.2.1 模擬輸出電路設計模擬輸出部分是由AD9707、低電壓異或門76VX86和運放ADA4899組成。測試時可以通過跳線J1選擇AD9707的工作模式，J1選擇高電平時為PIN模式，低電平時為SPI模式，出現(xiàn)高電平脈沖時復位內(nèi)部寄存器。電路圖中AD9707的輸入時鐘選擇差分時鐘， AD9707輸出選擇單端輸出，正向輸出端IOUTA與ADA4899的反相輸入端相連，反向輸出端IOUTB接地，內(nèi)部基準電壓源REFIO與ADA4899的同相輸入端相連。運算放大器ADA4899將AD9707單端輸出的電流變化轉換為電壓變化，外部使用內(nèi)部基準電壓源

48、時REFIO引腳需用一個0.1F電容接地。基本的硬件電路圖如下圖3-3所示：圖4-2 AD9707基本外圍電路4.2.2 AD9707內(nèi)部寄存器配置在AD9707測試之前必須按照外圍電路的設計配置好AD9707工作的狀態(tài)。AD9707有兩種配置模式可供選擇：PIN模式和SPI模式。設備可以通過PIN模式進行簡單配置，也可以通過SPI模式進行高級配置。當用戶使用自校準等高級功能時，PIN模式就無能為力了，必須使用SPI模式配置AD9707內(nèi)部寄存器。 SPI（Serial Peripheral interface）串行外圍設備接口，主要應用在 EEPROM，F(xiàn)LASH， AD/DA轉換器。SPI

49、是一種高速的，全雙工，同步的通信總線，并且在芯片的管腳上只占用四根線，節(jié)約了芯片的管腳，同時為PCB的布局上節(jié)省空間，提供方便。正是出于這種簡單易用的特性，現(xiàn)在絕大多數(shù)芯片都集成SPI通信協(xié)議。SPI的通信原理很簡單，它是主從方式工作，這種模式通常有一個主設備和一個或多個從設備，需要至少4根線，事實上單向傳輸時3根也可以。AD9707的SPI的接口由SCLK（串行時鐘）,SDIO（數(shù)據(jù)輸入/輸出）和CSB（片選）三根信號線組成。串行時鐘SCLK用來同步數(shù)據(jù)并從AD9707中運行內(nèi)部狀態(tài)機，SCLK的最大頻率是20MHZ。串行數(shù)據(jù)輸入輸出SDIO作為雙向的數(shù)據(jù)總線用于發(fā)送或接受數(shù)據(jù)。片選信號CS

50、B低電平時啟動通信周期，它允許多個設備在同一條通信線路上使用。當CSB高電平時SDIO引腳為高阻抗狀態(tài),片選信號在整個通信周期必須保持低電平。 4.3.使用FPGA配置AD9707內(nèi)部寄存器 FPGA的使用非常靈活，同一片F(xiàn)PGA通過不同的程序可以產(chǎn)生不同的電路功能。下面就是使用VHDL語言編寫一個SPI控制器，來發(fā)送配置數(shù)據(jù)給AD9707。 當僅需要向AD9707中寫入數(shù)據(jù)時，使用SPI時鐘線SCLK，SPI數(shù)據(jù)線SDIO和片選線CSB，三條信號線即可通信。根據(jù)圖4-7中的寫入時序編寫程序，具體代碼如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;

51、USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SPI IS GENERIC(DATA:STD_LOGIC_VECTOR(11 DOWNTO 0):=110101101011); -配置數(shù)據(jù) PORT(SCLK:IN STD_LOGIC; CSB, SDIO: OUT STD_LOGIC); END SPI; ARCHITECTURE BEHAVE OF SPI IS SIGNAL COUNT : STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL REG : STD_LOGIC_VECTOR(11 DOWNTO 0); SIGNAL X

52、: STD_LOGIC; BEGIN PROCESS(SCLK,X) -產(chǎn)生片選信號CSB BEGIN IF (SCLKEVENT AND SCLK=1) THEN IF(COUNT1111) THEN COUNT = COUNT +1; X = 0;ELSE COUNT 1); X = 1; END IF ; END IF ; CSB = X; END PROCESS; PROCESS(SCLK) -從SDO串行發(fā)送配置數(shù)據(jù) BEGIN IF(SCLKEVENT AND SCLK=1)THEN IF(COUNT=0001)THEN REG=DATA; ELSE REG=REG (10 DOW

53、NTO 0) & 0; END IF; END IF; END PROCESS; SDIO =REG (11); END BEHAVE; 程序編譯仿真后整個程序綜合之后僅占用4個邏輯單元，使用類屬參數(shù)定義配置數(shù)據(jù)，方便用戶按照自己的設計隨意修改。由于AD9707與FPGA直接相連，用FPGA直接配置AD9707方便很多，適合于我們的測試平臺。通過FPGA中構建的DDS發(fā)送波形數(shù)據(jù)，即可構成一個簡易波形發(fā)生器，產(chǎn)生一些常見的波形。5 高速PCB設計與調(diào)試 數(shù)據(jù)采集卡的整板PCB設計是高速混合PCB設計，電路中既有前端的模擬輸入電路，又有后端的數(shù)字處理電路。輸入模擬信號的頻率達到50M，而AD時鐘

54、的頻率高達200M以上，DA的時鐘也高達175M，因此為了保證PCB的質(zhì)量，在混合信號PCB設計時需要注意很多方面20，總結起來有以下幾點： 1. 將PCB分區(qū)為獨立的模擬部分和數(shù)字部分。 2. 合適的元器件布局。 3. 在電路板的所有層中，數(shù)字信號只能在電路板的數(shù)字部分布線。 4. 在電路板的所有層中，模擬信號只能在電路板的模擬部分布線。 5. 實現(xiàn)模擬和數(shù)字電源分割。 6. 布線不能跨越分割各部分之間的間隙。 7. 必須跨越分割電源之間間隙的信號線要位于緊鄰大面積地的布線層上。 8. 采用正確的布線規(guī)則。 5.1 高速PCB的電源部分設計 整板的電源種類多，穩(wěn)定度和輸出電流大小的要求也都不

55、一樣，采用ATX開關電源作為系統(tǒng)供電，它可以提供多路不同電平的輸出，并可提供較大的電流，完全符合系統(tǒng)電源設計，而且簡化了電源部分設計。采集卡的各部分電源通過ATX開關電源線性分壓得到，它分為模擬供電和數(shù)字供電，而數(shù)字供電又分為ARM供電和FPGA供電。ARM供電由兩個AMS1117分別供給3.3V的I/O供電和1.8V的ARM核心供電。FPGA供電分為I/O供電、LVDS供電、核心供電和PLL供電四部分。I/O供電使用LM2596最大輸出電流為3A可以保證FPGA及外圍電路的供電；由于AD數(shù)據(jù)輸出格式為LVDS，F(xiàn)PGA接收端所在的I/O供電必須為2.5V，設計中使用AMS1117供電；FPG

56、A的1.2V核心供電也使用AMS1117來供電；FPGA的內(nèi)部PLL供電承擔著AD時鐘輸出的任務，數(shù)字鎖相環(huán)對電源的要求比較嚴格，高頻噪聲很容易從鎖相環(huán)的電源端進入AD時鐘而干擾整個系統(tǒng)的運行，因此鎖相環(huán)供電使用了磁珠和型濾波電路。模擬部分供電主要用于供給前端的AD和遠算放大器，分別使用一片7805和一片7905給運算放大器的5V供電，使用一片AMS117給AD供電。 在電子設備工作時會存在高頻噪聲，主要是電源模塊工作時的高頻開關和負載頻繁變化造成的，因此在PCB供電部分，特別是PLL、AD和DA供電部分必須加入電源濾波。以FPGA內(nèi)部鎖相環(huán)供電為例，具體的電路如下圖5-1所示：圖5-1 PLL供電中的濾波部分電源濾波器能夠不讓無用的信號通過，把它反射回信號源，并且能把無用信號消耗掉。濾波器因此可以分為吸收式濾波器和反射式濾波器。吸收式濾波器是將不希望的信號吸收掉，從而達到濾波的效果，吸收式濾波器一般由鐵氧體材料制成，在PLL供電部分就使用了鐵氧體磁珠將高頻噪聲吸收，如上圖中的L1。反射式濾波器一般是由電容和電感組成，能阻止無用的信號通過，并且將無用的信號反射回信號源。在AD和DA部分供電中使用的型濾波就是典型的反射式濾波器。5.2 高速PCB