基于FPGA的PCI-Express總線設計

1、基于FPGA的高速IO技術(shù)PCIe技術(shù)簡介基本的基本的I/O概念概念單端輸入，2個IC間僅用單一的信號連接，該信號與指定的電壓范圍進行比較，得出邏輯值。差分信號差分輸入，一對標識為V+和V-的導線來表示。當V+V-時，信號定義成正極信號，當V+V-時，信號定義成負極信號 。差分信號 很久以來主要是用于長距離傳送，而不用于PCB上的芯片間通信差分信令的發(fā)展隨著IC通信速度的提高，系統(tǒng)和IC設計者開始尋找可以處理更高速度的信令方法。與單端信令相比，差分信令有幾點優(yōu)勢：1.抗干擾能力強 2.能有效抑制EMI3.時序定位精確 兩個IC間的通信的時序模型有三種用于兩個IC間通信的時序模型：系統(tǒng)同步源同步

2、自同步 系統(tǒng)同步（共同時鐘系統(tǒng)同步（共同時鐘/普通時序系統(tǒng)）普通時序系統(tǒng)）系統(tǒng)同步系統(tǒng)就是指驅(qū)動端和接收端的同步時鐘信號都是由一個系統(tǒng)時鐘發(fā)生器提供。時序模型示意圖源同步的應用背景源同步的應用背景在低速通信中，大多數(shù)的信號延時都被忽略了，因為與有效時間相比，延時時間很短。但是，隨著速度的提高，管理延時越來越困難，甚至最終變得不可能。改善問題的方法之一及時發(fā)送數(shù)的同時發(fā)送一個時鐘副本。這種方法叫源同步。它可以極大的簡化時序參數(shù)。源同步結(jié)構(gòu)圖與時序圖源同步結(jié)構(gòu)圖與時序圖時序模型源同步示意圖源同步的缺點源同步設計導致時鐘域數(shù)量的劇增。對于具有有限時鐘緩沖器的現(xiàn)場可編程門陣列（FPGA）和必須量身定制

3、每個時鐘樹的專用集成電路（ASIC）等器件來說，這將帶來時序約束和分析難題。對于采用大型并行總線的設計來說，該問題會進一步加重：由于電路板的設計限制，每條數(shù)據(jù)總線通常要采用一個以上的轉(zhuǎn)發(fā)時鐘。因此，一條32位總線可能需要4個、甚至8個轉(zhuǎn)發(fā)時鐘。調(diào)節(jié)轉(zhuǎn)發(fā)時鐘的輸出時間，使時鐘在數(shù)據(jù)單元的中間位置發(fā)生翻轉(zhuǎn)，因此，數(shù)據(jù)線和時鐘線的長度需要互相匹配。其缺點是，在目的芯片接收到的數(shù)據(jù)必須從接收時鐘域轉(zhuǎn)移到全局芯片時鐘域中。自同步自同步自同步：兩塊芯片之間的通信，其中發(fā)送芯片產(chǎn)生的數(shù)據(jù)流同時包括數(shù)據(jù)和時鐘信息結(jié)構(gòu)框圖時序模型自同步自同步接口的三個主要模塊分別是：自同步接口的三個主要模塊分別是：并串轉(zhuǎn)換（并

4、串轉(zhuǎn)換（SERDES/MGTs）串并轉(zhuǎn)換串并轉(zhuǎn)換時鐘數(shù)據(jù)恢復（時鐘數(shù)據(jù)恢復（PLL）1. 并串轉(zhuǎn)換：可裝載移位寄存器回轉(zhuǎn)選擇器的簡單邏輯圖2.串并轉(zhuǎn)換串并轉(zhuǎn)換串并轉(zhuǎn)換時并串轉(zhuǎn)換的反過程3.時鐘時鐘/數(shù)據(jù)恢復數(shù)據(jù)恢復時鐘恢復過程無法產(chǎn)生一個共用時鐘或者同數(shù)據(jù)一起發(fā)送時鐘。作為代替，由鎖相環(huán)（PLL）合成出一個與輸入串行信號的時鐘頻率一致的時鐘。鎖相環(huán)：鎖相環(huán)是這樣的一種電路，它能根據(jù)參考時鐘和輸入信號來產(chǎn)生鎖定輸入信號的新時鐘。多路復用（multiplexed）在并行通信領域在并行數(shù)據(jù)傳輸中，經(jīng)常使用額外的控制信號線為數(shù)據(jù)賦予不同的意義。例如數(shù)據(jù)時能信號，一起在同一總線上對數(shù)據(jù)和控制信號的多路選

5、擇。多路復用在串行通信領域串行域中，標志或標記用于將數(shù)據(jù)與非數(shù)據(jù)（通常指空閑數(shù)據(jù)）區(qū)分開來。標志還可用來表示不同的信息類型，如數(shù)據(jù)信息和控制信息。千兆位串行千兆位串行I/O產(chǎn)生背景產(chǎn)生背景對寬帶和速度的行業(yè)要求不斷地改進I/O設計。需要不斷改進下面的各項參數(shù)性能，如：數(shù)據(jù)流引腳數(shù)電磁干擾（EMI）成本背板效率千兆位串行千兆位串行I/O的優(yōu)勢的優(yōu)勢最大的優(yōu)勢是：速度從片內(nèi)/片外、板內(nèi)/板外或盒內(nèi)/盒外獲取數(shù)據(jù)時，沒有其他的技術(shù)可以超過高速串行鏈路。這種技術(shù)的線速范圍為1Gb/s12Gb/s,有效負載范圍為0.8Gb10Gb因此可以進行大量的數(shù)據(jù)傳輸。 其他優(yōu)勢：引腳較少沒有大量的同時開關輸出（S

6、SO）問題EMI較低且成本較低MGT:千兆位級收發(fā)器-千兆位級串行器/解串器（SERDES）的別名。接收并行數(shù)據(jù)，并允許在串行鏈路上進行大帶寬數(shù)據(jù)傳輸高速通信下中串行I/O較并行I/O的技術(shù)在以下5個發(fā)面的優(yōu)勢1.最大數(shù)據(jù)流最大數(shù)據(jù)流極端情況下某些大型可編輯邏輯器件具有20個或更多個10Gb串并收發(fā)器，可以實現(xiàn)總帶寬為200Gb/s的輸入和輸出。2.引腳數(shù)引腳數(shù)將大量數(shù)據(jù)傳入或者傳出芯片或電路板時遇到的第一個問題是引腳問題。通常，輸入和輸出引腳數(shù)是有限的。雖然引腳數(shù)會隨著時間而增加，但缺點總是不夠用。使用大量引腳時，電路板設計時間和成本會急劇增加?？紤]連接器及電纜的選擇和可用性時，連接器的引腳

7、數(shù)也非常重要，球形柵格陣列（BGA）封裝可能會不方便。3.同步轉(zhuǎn)換輸出同步轉(zhuǎn)換輸出采用單端并行總線時，設計者應考慮同步轉(zhuǎn)換輸出（SSO）。因為，其中某些輸出會在同一時間翻轉(zhuǎn)，如果出現(xiàn)太多的同步轉(zhuǎn)換，觸地反彈會產(chǎn)生大量噪音。設計者可以在所有I/O上使用差分信號處理技術(shù)，以此來消耗SSO技術(shù)，但是這樣做就會使引腳數(shù)翻倍。如果數(shù)據(jù)流需求比較適中，設計者可以使用具有適當引腳的并行接口。4.EMI時鐘越快，放射測試就越難進行，因此，千兆位設計看起來近乎不可能，但是，通常高速串行鏈路的輻射量比較低速度工作的大型總線低，這還因為運行時千兆位鏈路需要出色的信號完整性。輻射問題實際上就是信號完整性問題5.成本成

8、本采用MGT通常會降低系統(tǒng)總成本。表現(xiàn)在連接器較小、較經(jīng)濟的封裝、引腳數(shù)較少，電路板設計簡單。采用MGT另一個好處就是可以使用預先定義好的協(xié)議和接口標準，滿足多種需求的設計已經(jīng)存在。千兆位串行I/O的 缺點要密切注意信號完整性問題。要密切注意信號完整性問題。高速的千兆位級串行設計應用的失敗率為90%，為了提高成功率，可能需要進行模擬仿真，并采用復雜的新型旁路電路，甚至還需要對旁路電路進行仿真和建模。阻抗控制的阻抗控制的PCB、高速連接器和電纜的費用太高。、高速連接器和電纜的費用太高。必須處理數(shù)字仿真中的復雜性和時基較小的問題。并且，在利用預設協(xié)議的時候，必須為集成過程計劃時間，并且為協(xié)議的開銷

9、安排額外的邏輯電路或CPU時鐘周期?，F(xiàn)有的千兆位I/O 行業(yè)標準采用千兆位級SERDES的行業(yè)標準有如下：光纖通道（PC）PCI ExpressRapiedIO串行先進交換互連（Advanced Switching Interface）串行ATA（SATA）1-Gb以太網(wǎng)10-Gb以太網(wǎng)（XAUI）Infiniband 1、4、121.芯片到芯片間通信芯片到芯片間通信SERDES最初用于核間通信。隨著工藝的進步，深亞微米結(jié)構(gòu)的產(chǎn)生，解決了因串行化和解串化而增加的邏輯門數(shù)量，從而使SERDES迅速成為芯片間大量數(shù)據(jù)傳輸?shù)暮侠磉x擇。SERDES進行片間通信具有如下好處：引腳數(shù)：PCB層數(shù)減少更小的

10、封裝：電路板更小、更經(jīng)濟；設計更緊湊SSO：較少的引腳和差分信令消除了SSO問題功耗：高速串行鏈路的功耗要小于并行鏈路，這一特點在一些有源偏置/終端的高速并行標準，例如高速晶體管邏輯（HSTL）中尤為明顯。內(nèi)含控制線路：通常并行接口除了數(shù)據(jù)線外，還需要一些控制線和使能線。大多數(shù)協(xié)議下使能和控制性能都可以鑲?cè)氲酱墟溌分小?.板到板板到板/背板背板并行總線協(xié)議已經(jīng)發(fā)展到了不可能增加數(shù)據(jù)位的地步，存在的問題如下：時鐘歪斜（晶振）數(shù)據(jù)歪斜（布線）上升和下降時間抖動都限制了更進一步提高的時鐘頻率。將數(shù)據(jù)速度加倍可能會有所幫助，但是它通常需要使用差分信令，而這些將會引起引腳數(shù)量的急劇增加控制并行總線上的

11、串擾問題也是困難的新的串行背板與并行背板稍有不同-專用的串行鏈路。并串機構(gòu)中兩者間的最大差異在于帶寬接入方法并行結(jié)構(gòu)中并行結(jié)構(gòu)中，一個節(jié)點向一個或多個節(jié)點發(fā)送信號。該節(jié)點在發(fā)送信號時，其他全部節(jié)點都是鎖定的，傳輸帶寬由全部節(jié)點共享。串行總線中串行總線中，每一個節(jié)點都與其他節(jié)點都有專用鏈路。因此，在一個節(jié)點通話時，另一個節(jié)點可以同時也一個或全部節(jié)電通話。事實上，全部節(jié)點都可以同時同其他節(jié)點通話，當然，節(jié)點必須按照先進先出（FIFO）的原則進行緩沖和存儲，以便能夠處理接收到的全部信息。串行總線的結(jié)構(gòu)優(yōu)勢在于：帶寬更大引腳數(shù)更少按節(jié)點到節(jié)點的方式檢測帶寬（無需共享帶寬）解決方案內(nèi)置到SERDES中輕

12、松實現(xiàn)協(xié)議支持主要的高速并行端口包括：工業(yè)標準構(gòu)架（ISA）擴展工業(yè)標準 （EISA）小型計算機系統(tǒng)接口（SCSI）外圍部件互聯(lián)（PCI）更小的個人電腦存儲器卡行業(yè)協(xié)會（PCMCIA）標準PCI總線一種由英特爾公司1991年推出的用于定義局部總線的標準。 從結(jié)構(gòu)上看，PCI是在CPU和原來的系統(tǒng)總線之間插入的一級總線，具體由一個橋接電路實現(xiàn)對這一層的管理，并實現(xiàn)上下之間的接口以協(xié)調(diào)數(shù)據(jù)的傳送。管理器提供信號緩沖，能在高時鐘頻率下保持高性能，適合為顯卡，聲卡，網(wǎng)卡，MODEM等設備提供連接接口，工作頻率為33MHz/66MHz。PCI技術(shù)的發(fā)展為了適應高速通信的需求，PCI也從33MHz發(fā)展到6

13、6MHz，PCI-X 66 MHz/133 MHz buses,到目前 PCI-X 266/533 MHz。Bandwidth(MB/s)Bandwidth(MB/s)和和Bus width(bits/s)Bus width(bits/s)密切相關密切相關PCI每個管腳吞吐量發(fā)展趨勢圖33MHz PCI Bus 基本平臺返回FSBFSB=Front Side BUSFSB是指CPU與北橋芯片之間的數(shù)據(jù)傳輸總線，又稱前端總線。對于P4來說，F(xiàn)SB頻率=CPU外頻*4。這個參數(shù)指的就是前端總線的頻率，它是處理器與主板交換數(shù)據(jù)的通道，既然是通道，那就是越大越好，現(xiàn)在主流中最高的FSB是800M，向下

14、有533M、400M和333M等幾種 北橋芯片負責聯(lián)系內(nèi)存、顯卡等數(shù)據(jù)吞吐量最大的部件，并和南橋芯片連接。CPU就是通過前端總線（FSB）連接到北橋芯片，進而通過北橋芯片和內(nèi)存、顯卡交換數(shù)據(jù)。 前端總線頻率越大，代表著CPU與北橋芯片之間的數(shù)據(jù)傳輸能力越大，更能充分發(fā)揮出CPU的功能。 前端總線與系統(tǒng)總線區(qū)別前端總線與系統(tǒng)總線區(qū)別前端總線與系統(tǒng)總線：前端總線與系統(tǒng)總線：系統(tǒng)總線(BusSpeed)與前端總線(FSB、外頻)的區(qū)別在于，前端總線(FSB、外頻)的速度指的是CPU和北橋芯片間總線的速度。而系統(tǒng)總線(BusSpeed)的概念是建立在數(shù)位脈沖信號震蕩速度基礎之上的，也就是說，100MH

15、z系統(tǒng)總線(BusSpeed)特指數(shù)位脈沖信號在每秒鐘震蕩一百萬次，它更多的影響了PCI及其他總線的頻率 .混淆的原因：外頻與前端總線外頻與前端總線(FSB)頻率的區(qū)別頻率的區(qū)別：前端總線的速度指的是數(shù)據(jù)傳輸?shù)乃俣?，外頻是CPU與主板之間同步運行的速度。也就是說，100MHz外頻特指數(shù)字脈沖信號在每秒鐘震蕩一千萬次；而100MHz前端總線指的是每秒鐘CPU可接受的數(shù)據(jù)傳輸量是100MHz64bit=6400Mbit/s=800MByte/s（1Byte=8bit）。 PCI 配置生成周期（包括 2 個步驟） Step 1. CPU 生成一個 IO write 到北橋中IO address CF

16、8h 空間的Address Port. 寫到 Address Port的數(shù)據(jù)時用于配置將要訪問的 配置寄存器地址.Step 2. CPU 要么生成 IO read 或者是生成 IO write 到位于北橋 中CFCh域的Data Port. 北橋 接著生成一個 configuration read 或者是一個configuration write 事件放到 PCI bus上.PCI地址空間映射256 Byte PCI 功能配置寄存器空間地址PCI事件模型及處理機制PCI Bus 仲裁器PCI事件重發(fā)機制PCI事務拆分機制PCI中斷機制PCI錯誤處理機制帶有PCI to-PCI橋的PCI基本平臺

17、PCI的發(fā)展1993年又提出了64bit的PCI總線，稱為PCI-X，目前廣泛采用的是32-bit、33MHz或者32-bit、66MHz的PCI 總線，64bit的PCI-X插槽更多是應用于服務器產(chǎn)品。 最新一代的 PCI 芯片組 基本平臺66 MHz PCI 基本平臺 66 /133 MHz PCI-X Bus 基本平臺PCI-X 設備可以查到PCI槽中或者反之. PCI-X 槽和 PCI 槽 具有相同的連接器格式. 因此, PCI-X 是 100% 從硬件和軟件方面向前兼容 PCI 。PCI-X 支持 8-10 負載 或者 4個66 MHz 連接器 和 3-4 負載或者 1-2個 133

18、 MHz的連接器. 一個 64-bit 133 MHz PCI-X 的最大帶寬是 1064 MBytes/sec. 緊跟著第一數(shù)據(jù)相, PCI-X bus 不允許在后續(xù)的 data phases 中存在wait statesPCI-X總線特點絕大多數(shù)的 PCI-X bus 的周期是突發(fā)周期同時 數(shù)據(jù)一般包含在一個不小于128Byte的數(shù)據(jù)塊中傳輸 。這就導致了更高的總線利用效率。PCI-X 拆分傳輸協(xié)議 PCI的優(yōu)缺點的優(yōu)缺點 優(yōu)點：總線結(jié)構(gòu)簡單、成本低、設計簡單。缺點也比較明顯， 并行總線無法連接太多設備，總線擴展性比較差，線間干擾將導致系統(tǒng)無法正常工作；2) 隨著總線頻率的提高，總線上所允許的電氣負載的個數(shù)也會減少。當連接多個設備時，總線有效帶寬將大幅降低，傳輸速率變慢；為了降低成本和盡可能減少相互間的干擾，需要減少總線帶寬，或者地址總線和數(shù)據(jù)總線采用復用方式設計，這樣降低了帶寬利用率。串行通信技術(shù)的發(fā)展在很長的一段時間里，串行技術(shù)和并行技術(shù)是在高速通信領域是平分秋色的，在PCI等串行技術(shù)快速發(fā)展的同時，以太網(wǎng)速率也從10Mb/s提高了100Mb/S，進而提高到了1000Mb/s。當分數(shù)相位檢測器（fractional phase detector）技術(shù)被發(fā)