組合邏輯電路設(shè)計(jì)

1、3-1 集成邏輯電路的電氣特性3-2 常用組合邏輯模塊3-3 組合電路的設(shè)計(jì)方法3-4 險(xiǎn)象與競(jìng)爭(zhēng)3-5 小結(jié)組合邏輯電路： 輸出僅和當(dāng)前的輸入有關(guān)。門(mén)電路用以實(shí)現(xiàn)基本邏輯運(yùn)算和復(fù)合邏輯運(yùn)算的單元電路。獲得高、低電平的基本原理ViVoVcc半導(dǎo)體二極管的開(kāi)關(guān)特性二極管的單向?qū)щ娦哉螂妷簩?dǎo)通，反向 電壓截止。理想二極管：正向?qū)娮铻?，反向內(nèi)阻無(wú)窮大。半導(dǎo)體三極管的開(kāi)關(guān)特性雙極型三極管的開(kāi)關(guān)特性 基本開(kāi)關(guān)電路MOS管的開(kāi)關(guān)特性ViVo 集成電路的工藝：集成電路的工藝： TTL: 晶體管-晶體管邏輯 (標(biāo)準(zhǔn),S,LS,AS,ALS,F) 速度快、電源電壓：典型值5V,一般4.55.5V 肖特基

2、提高電路工作速度的一種電路結(jié) 構(gòu)的名稱(chēng)。 MOS：金屬-氧化物-半導(dǎo)體邏輯 （PMOS,NMOS,CMOS) (HC,AHC,AC,HCT,ACT,AHCT,LV,LVC) 功耗低、工作電源電壓范圍寬（318V)、 輸入阻抗高、驅(qū)動(dòng)能力、抗干擾能力強(qiáng)。 ECL： 發(fā)射極偶合邏輯 速度更快TTL：74系列 ( 070） 54系列（55125 ）74S系列：肖特基系列74LS系列：低功耗肖特基系列74AS系列：高級(jí)肖特基系列74ALS系列：高級(jí)低功耗肖特基系列74H系列：高速型肖特基：提高電路工作速度的一種電路結(jié)構(gòu)的名稱(chēng)，74S系列 采用了肖特基抗飽和三極管。TTL電路例：SN74LS00廠(chǎng)標(biāo)系列

3、名類(lèi)型功能號(hào)00：含四個(gè)二輸入與非門(mén)的集成電路02：含四個(gè)二輸入或非門(mén)04：六組反相器1A 1B1Y 2A 2B2Y3Y3B 3A4A 4B4YVCC地7147400外引線(xiàn)排列TTL與非門(mén)電路輸入級(jí)中間級(jí)輸出級(jí)VccUoA1A2A3T2T1T3T4T5VccVccUo&A1A2A3輸出級(jí)的特點(diǎn)：在穩(wěn)定的工作狀態(tài)下T4和T5總是一個(gè)導(dǎo)通另一個(gè)截至，有效地降低了輸出級(jí)的靜態(tài)功耗，提高了驅(qū)動(dòng)負(fù)載的能力。稱(chēng)其為推拉式（PUSHPULL)電路。3-1-1 集成電路的主要電氣指標(biāo)3-1-2 邏輯電路的輸出結(jié)構(gòu)3-1-3 正、負(fù)邏輯極性3-1-4 邏輯符號(hào)3-1-5 使用邏輯門(mén)的幾個(gè)問(wèn)題TTL “與

4、非門(mén)”電路輸出低電平VOL：輸出低電平時(shí)的最高電壓。 輸出高電平VOH：輸出高電平時(shí)的最低電壓。輸入高電平VIH(Von開(kāi)門(mén)電平)：輸入高電平時(shí)的最低電壓。 輸入低電平VIL(VOFF關(guān)門(mén)電平)：輸入低電平時(shí)的最高電壓。高電平抗干擾容限VNH：VNH=VOH-VIH低電平抗干擾容限VNL：VNH=VIL-VOL閾值電平Vth: 粗略估算用。注意：兩塊集成電路級(jí)聯(lián)時(shí)，考慮電平匹配問(wèn)題。 前級(jí)VOH大于后級(jí)VIH，前級(jí)VOL小于后級(jí)VIL。1. 輸出電壓與輸入電壓2. 輸出電流和輸入電流IOH輸出端為高電平時(shí)可輸出的最大電流。IIH 輸入端為高電平時(shí)注入的最大電流。IOL輸出端為低電平時(shí)可注入的最

5、大電流。IIL 輸入端為低電平時(shí)由輸入端流出的的最大電 流。扇出系數(shù)：可以驅(qū)動(dòng)同類(lèi)門(mén)的個(gè)數(shù),IOL/IIL 74LS00: IOH=400uA IIH=20uA IOL=8mA IOH=0.4mA 輸 入 級(jí)中 間 級(jí)輸 出 級(jí)VccUoA1A2A3T2T1T3T4T5VccVccUo&A1A2A3注意： 1. 前級(jí)IOL大于后級(jí)IIL之和； 2. 關(guān)于未接輸入信號(hào)的引腳 與：多余腳接邏輯高或輸入并聯(lián) 或：多余腳接邏輯低或輸入并聯(lián)； 3. TTL電路的輸入端開(kāi)路或接一阻抗較大 的電阻時(shí)，輸入電壓為高電平。平均傳輸延時(shí)時(shí)間tpd：輸出由高變低、由低變高的平均延時(shí)時(shí)間。tpdL:輸出由高電

6、平到低電平的傳輸延遲時(shí)間；tpdH:輸出由低電平到高電平的傳輸延遲時(shí)間。1、推拉式結(jié)構(gòu) 輸出端不能并聯(lián)。VCCVOLVCCVOH輸出端要加上拉電阻，可以并聯(lián),并聯(lián)后的邏輯關(guān)系為與（線(xiàn)與）。 VCCVOLVOHVCCVCCF1F2F2F1cdabF2F1F 輸出端除0，1狀態(tài)外，還有一種高阻態(tài)，等效于輸出端開(kāi)路。輸出端可以并聯(lián)，但要保證在同一時(shí)刻最多只有一個(gè)輸出端不是高阻態(tài)。 cab0 z100111VCCVOLVCCVOHVCC高阻 數(shù)據(jù)選擇器1、正邏輯：0 表示低電平，1 表示高電平。2、負(fù)邏輯：1 表示低電平，0 表示高電平。 邏輯符號(hào)用來(lái) 表示芯片的邏輯功能。1、邏輯功能：與、或、非、與

7、非、或非、異或、與或非。2、正、負(fù)邏輯：輸入、輸出腳上有無(wú)空心箭頭。3、輸出結(jié)構(gòu)類(lèi)型：推拉式結(jié)構(gòu)、OC結(jié)構(gòu)、三態(tài)輸出結(jié)構(gòu)。4、使能端：低電平有效、高電平有效。5、管腳編號(hào)： 1、輸入腳多余： 與：多余腳接邏輯高或輸入并聯(lián)。 或：多余腳接邏輯低或輸入并聯(lián)。2、輸入腳不足： 改變邏輯或用門(mén)電路擴(kuò)展。3、扇出系數(shù)： 采用功率門(mén)電路或改電路。 CDBBACDBBADCBBADBCBBAF)(3-2-1 四位并行加法器3-2-2 數(shù)值比較器3-2-3 譯碼器3-2-4 數(shù)據(jù)選擇器3-2-5 總線(xiàn)收發(fā)器3-2-6 其他常用器件 一個(gè)模塊完成某個(gè)常用的特定的功能，如加法器、數(shù)值比較器、譯碼器、編碼器及數(shù)據(jù)比

8、較器等。一、4位加法器邏輯圖圖1-1-3 加法器數(shù)字設(shè)計(jì)引論 1-1數(shù)制圖圖2-3-5 2-3-5 例例2-3-32-3-3邏邏輯圖輯圖數(shù)字設(shè)計(jì)引論 2-3邏輯圖圖圖2-6-6 22-6-6 2位加法器位加法器數(shù)字設(shè)計(jì)引論 2-6應(yīng)用實(shí)例二、加法器的級(jí)連四位加法器級(jí)連成八位加法器三、加法器的應(yīng)用（1）用4位加法器構(gòu)成余3碼到8421碼的轉(zhuǎn)換器加法器的應(yīng)用（2）1323393FFFFCOCCOCF一位BCD碼加法器圖1-2-3 1位BCD碼加法器方框圖數(shù)字設(shè)計(jì)引論 1-2二值編碼4位比較器低位比較結(jié)果級(jí)連4位比較器組成8位比較器mttttttttttttX)31,30,29,28,27()0,

9、1, 2, 3, 4(0134234交通控制燈電路的一部分一、變量譯碼器二、變量譯碼器的擴(kuò)展三、變量譯碼器實(shí)現(xiàn)組合邏輯函數(shù)四、變量譯碼器構(gòu)成數(shù)據(jù)分配器五、顯示譯碼器2-4譯碼器3-8譯碼器3-8譯碼器功能表iiCBAiCBAiCBAmYSTSTSTmSTSTTYSTSTSTEN時(shí)：當(dāng)1例2-6-3 譯碼器0010101120123013mbbYmbbYmbbYmbbY74138樹(shù)形擴(kuò)展MiiiiimiiiyxCICOyxCI)7,6,5 ,3(),()7,4,2, 1(),(MiiiiiMiiiyxCICOyxCI)4,2, 1 ,0(),()6 , 5 , 3 ,0(),(例1：變量譯碼器實(shí)現(xiàn)1位全加器。1111101011011011000101110100101010000000icoiyixicii例2：譯碼器實(shí)現(xiàn)1位8421BCD碼加法器mMFFFFFFFFFCCCOC)4 , 3 , 2 , 1 , 0()7 , 6 , 5(),(1323123993 一、數(shù)據(jù)選擇器8選1MUX4選1MUX7415174253YWYSTDmDAAADAAADAAADAAADAAADAAADAAADAAAYSTiii0) 1( )0(70701260125012401230122012101