FPGA入門教程ALTERAQuartusII和XILINXISECPLD入門教程教案VHDLVerilog例程講解

1、廣州邦訊信息系統(tǒng)有限公司FPGA培訓教程2011-8FPGA介介紹紹何何為為FPGA?nFPGA（FieldProgrammable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點 FPGA工作原理工作原理nFPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input O

2、utput Block）和內(nèi)部連線（Interconnect）三個部分。 現(xiàn)場可編程門陣列（FPGA）是可編程器件。與傳統(tǒng)邏輯電路和門陣列（如PAL，GAL及CPLD器件）相比，F(xiàn)PGA具有不同的結(jié)構(gòu)，F(xiàn)PGA利用小型查找表（161RAM）來實現(xiàn)組合邏輯，每個查找表連接到一個D觸發(fā)器的輸入端，觸發(fā)器再來驅(qū)動其他邏輯電路或驅(qū)動I/O，由此構(gòu)成了即可實現(xiàn)組合邏輯功能又可實現(xiàn)時序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到I/O模塊。FPGA的邏輯是通過向內(nèi)部靜態(tài)存儲單元加載編程數(shù)據(jù)來實現(xiàn)的，存儲在存儲器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/O間的聯(lián)接方式

3、,并最終決定了FPGA所能實現(xiàn)的功能, FPGA允許無限次的編程 FPGA的用途的用途 n可以毫不夸張的講，F(xiàn)PGA能完成任何數(shù)字器件的功能，上至高性能CPU,下至簡單的74電路，都可以用FPGA來實現(xiàn)。 FPGA如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入法，或是硬件描述語言自由的設(shè)計一個數(shù)字系統(tǒng)。通過軟件仿真，我們可以事先驗證設(shè)計的正確性。在PCB完成以后，還可以利用FPGA/CPLD的在線修改能力，隨時修改設(shè)計而不必改動硬件電路。 使用FPGA來開發(fā)數(shù)字電路，可以大大縮短設(shè)計時間，減少PCB面積，提高系統(tǒng)的可靠性。 FPGA還可以做數(shù)字IC設(shè)計的前端驗證，用這種方式可以很大程

4、度上降低IC設(shè)計的成本。 FPGA的這些優(yōu)點使得FPGA技術(shù)在90年代以后得到飛速的發(fā)展，同時也大大推動了EDA軟件和硬件描述語言（HDL）的進步。 FPGA主要生主要生產(chǎn)產(chǎn)廠商廠商n1、 Xilinx n2、 Altera n3、Acteln4、Latticen5、atmel xilinx和和altera的區(qū)的區(qū)別別n從好用來說,肯定是Xilinx的好用,不過Altera的便宜他們的特點，Xilinx的短線資源非常豐富，這樣在實現(xiàn)的時候，布線的成功率很高，尤其是邏輯做得比較滿的時候n Altera的FPGA的短線資源經(jīng)常不夠用，經(jīng)常要占用LE來充當布線資源（這也是為什么Altera的FPGA

5、可以便宜的原因，資源少些當然便宜），但是如果你是高手，也能把他的性能發(fā)揮得很好。n 另外就是關(guān)于塊RAM，Xilinx的雙口RAM是真的,altera的沒有雙口RAM，如果你要實現(xiàn)真正的雙口RAM，只能用兩塊RAM來背靠背地實現(xiàn)，這樣你的RAM資源就少了一半，如果你的應用對片內(nèi)雙口RAM的需求很重要，用Altera的就劃不來。7 n n 為什么要研究復雜的數(shù)字為什么要研究復雜的數(shù)字邏輯系統(tǒng)？邏輯系統(tǒng)？ ？n嵌入式微嵌入式微處處理機系理機系統(tǒng)統(tǒng)n數(shù)字信號數(shù)字信號處處理系理系統(tǒng)統(tǒng)n高速并行高速并行計計算算邏輯邏輯 n高速通信高速通信協(xié)議電協(xié)議電路路n高速高速編碼編碼/解解碼碼、加密、加密/解密解密

6、電電路路n復復雜雜的多功能智能接口的多功能智能接口n門邏輯總門邏輯總數(shù)超數(shù)超過過幾萬幾萬門門達到幾百甚至達幾千達到幾百甚至達幾千 萬萬門門的數(shù)字系的數(shù)字系統(tǒng)統(tǒng) n電電路的路的邏輯邏輯功能容易理解；功能容易理解；n便于便于計計算機算機對邏輯進對邏輯進行分析行分析處處理；理；n把把邏輯設(shè)計邏輯設(shè)計與具體與具體電電路的路的實現(xiàn)實現(xiàn)分成兩個獨立分成兩個獨立 的的階階段來操作；段來操作；n邏輯設(shè)計邏輯設(shè)計與與實現(xiàn)實現(xiàn)的工的工藝藝無關(guān)；無關(guān)；n邏輯設(shè)計邏輯設(shè)計的的資資源源積積累可以重復利用；累可以重復利用；n可以由多人共同更好更快地可以由多人共同更好更快地設(shè)計設(shè)計非常復非常復雜雜 的的邏輯電邏輯電路（幾十

7、萬路（幾十萬門門以上的以上的邏輯邏輯系系統(tǒng)統(tǒng)）。）。設(shè)計復雜數(shù)字系統(tǒng)的工具設(shè)計復雜數(shù)字系統(tǒng)的工具和手段和手段 Verilog HDL 公開發(fā)表 CADENCE 公司購買 Verilog 版權(quán) 1990 1989 1980s Verilog-XL 誕生 模 擬 和 數(shù) 字 都 適 用 的Verilog 標準公開發(fā)表 VerilogIEEE1364-1995 標準公開發(fā)表 有關(guān) VerilogHDL 的全部權(quán)利都移交給 OVI（Open Verilog International) 1995圖 2-2 Verilog HDL 的發(fā)展歷史和未來 2001 1999 Verilog IEEE1364-

8、2001 標準公開發(fā)表 1990 VITAL 系統(tǒng)級系統(tǒng)級 算法級算法級 寄存器傳輸級寄存器傳輸級 邏輯門級邏輯門級 開關(guān)電路級開關(guān)電路級 行為級行為級 的抽象的抽象 VerilogHDL VerilogHDL 與與 VHDL VHDL 建建 模模 能能 力力 的的 比比 較較 SystemVerilog Verilog VHDLmodule muxtwo (out, a, b, sl);input a,b,sl;output out; Reg out; always (sl or a or b) if (!sl) out = a; else out = b;endmoduleabslouta

9、bsloutoutabslselbselansl u2 u3 u4 u147n 計數(shù)器n 同步有限狀態(tài)機n 運算控制器n 總線分配器n 總結(jié)： 用寄存器和組合邏輯一起組成的有記憶邏輯電路，能與時鐘配合產(chǎn)生精確的控制信號。48同步有限狀同步有限狀態(tài)態(tài)機機ena1ena2ena3enanclock組組合合邏輯邏輯 1寄存器寄存器組組組組合合邏輯邏輯 2寄存器寄存器組組組組合合邏輯邏輯 3寄存器寄存器組組組組合合邏輯邏輯 4寄存器寄存器組組input_1input_2input_nnQuartus II 9.1 使用教程使用教程設(shè)計設(shè)計一個點亮一個點亮4位位LED燈程序燈程序n要求：要求：n1、FP

10、GA器件型號：器件型號：EP2C35F484C8Nn2、存儲、存儲FPGA代碼芯片：代碼芯片：EPCS16n3、系統(tǒng)輸入時鐘、系統(tǒng)輸入時鐘50MHZn4、設(shè)計一個、設(shè)計一個29位分頻計數(shù)器位分頻計數(shù)器n5、將分頻器的、將分頻器的26-29位用位用4個個LED指示燈顯示；指示燈顯示；n6、系統(tǒng)下載配表管腳：、系統(tǒng)下載配表管腳：lSys_clk ：L1lRst_n : U12l模模16四個四個LED1-4：D15、E14、C14、D14 VHDL代代碼碼nlibrary IEEE;nuse IEEE.STD_LOGIC_1164.all;nuse IEEE.STD_LOGIC_UNSIGNED.A

11、LL;nentity led_test isn PORT( nsys_clk : IN STD_LOGIC;-50M系統(tǒng)時鐘輸入n rst_n : IN STD_LOGIC;-復位信號輸入nLED : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);-LED燈閃動信號輸出nEND led_test;nARCHITECTURE Behavioral OF led_test ISn nSIGNAL led_delay : STD_LOGIC_VECTOR(28 DOWNTO 0);-延時計數(shù)器，對50M時鐘分頻nBEGINnPROCESS(sys_clk,rst_n)nBEGIN

12、nIF rst_n = 0 THEN-復位，對led_delay請零nled_delay 0);nELSIF sys_clkEVENT AND sys_clk = 1 THEN-時鐘上升沿，led_delay加一nled_delay = led_delay + 1;nEND IF;nEND PROCESS;nLED NEW-vhdl file 新建新建HDL文件文件編輯編輯文本并作必要注文本并作必要注釋釋，跟工程文件保存同一文件，跟工程文件保存同一文件夾夾編譯編譯工程工程代代碼碼有有錯錯， ，編譯編譯器提示器提示錯誤錯誤修改修改錯誤錯誤（ （圖圖示：下一示：下一頁頁） ）n1 點擊Messag

13、es欄中的“Error” 篩選錯誤n2 雙擊第一行錯誤（注意第一行）n3 雙擊第一行錯誤后，代碼中的錯誤行會反色顯示，將多余的”）；”刪掉n4 重新編譯n5 如果還有錯誤，重復1-4，直到通過編譯編譯編譯后，后，F(xiàn)PGA資資源使用分析源使用分析指定指定EPCS目目標編標編程器件程器件(圖圖示：下一示：下一頁頁） ）n1 Assignments-Devicen2 點擊 Device and Pin Optionsn3 選擇Configurationn4 選擇Active Serialn5選擇EPCS16建立腳本文件：建立腳本文件：FILE-NEW-Tcl Script File編輯編輯TCL腳本

14、文件，指定腳本文件，指定FPGA管腳管腳添加腳本文件到工程添加腳本文件到工程查查看管腳是否指定成功（此看管腳是否指定成功（此過過程可以忽略）程可以忽略）路徑：路徑：Assignments-Pins重新重新編譯編譯用用JTAG模式，直接下模式，直接下載載程序到程序到FPGA運行運行掉掉電電后程序不保存后程序不保存掉電存儲方式掉電存儲方式 將程序下載到將程序下載到EPCS存儲芯片存儲芯片n見 “使用JTAG下載EPCS器件的方法.pdf”nISE 11.4使用教程使用教程l 新建新建項項目工程目工程l 新建新建設(shè)計設(shè)計文件文件l 設(shè)計編譯設(shè)計編譯改改錯錯l 設(shè)計設(shè)計仿真仿真測試測試l 設(shè)計設(shè)計文件

15、下文件下載載 適配、適配、編編程、下程、下載載所需硬件所需硬件n1 公司SEU6011 SEU6031核心板n2 platform cable use 下載器n3 電源啟啟動動ISE：雙：雙擊擊桌面桌面 Xilinx ISE 11 軟軟件件建立工程文件建立工程文件(圖圖示：下一示：下一頁頁） ）n1 File - New Projectn2 在Location欄選擇存儲路徑n3 在Nane欄輸入工程文件名n4 點擊NEXTn5 點擊finish完成選擇選擇FPGA的具體型號的具體型號再兩個再兩個 NEXT后完成建立工程文件，然后建立新的后完成建立工程文件，然后建立新的HDL文件文件選擇選擇VH

16、DL Module 輸輸入文件名入文件名再點再點擊擊NEXT，又，又Finish后生成后生成VHDL模板模板編輯編輯代代碼碼、 、語語法法檢測檢測新建仿真文件（新建仿真文件（test bench) 圖圖示：以下兩示：以下兩頁頁n1 在Design 欄選擇仿真選項n2 光標移至 Design欄 右擊 選擇New Sourcen3 在New Source Wizrd 窗口選擇VHDL test bench文件n4 輸入文件名n5 點擊NEXTn6 點擊FINISH完成編輯測試編輯測試代代碼碼，由于，由于測試測試模板已模板已經(jīng)經(jīng)生成生成時鐘時鐘，所以只，所以只給給出出100NS rst_n低低電電平作平作為為復位信號復位信號輸輸入入打開仿真窗口打開仿真窗口 1選選中中測試測試代代碼頂層碼頂層文件文件 2雙雙擊擊打開打開仿真窗口仿真窗口添加待仿真信號