基于FPGA的交織器-深圳大學(xué)-通信系統(tǒng)中串行數(shù)據(jù)交織器的設(shè)計

1、精選優(yōu)質(zhì)文檔-傾情為你奉上深 圳 大 學(xué) 實 驗 報 告 課程名稱： 硬件描述語言與邏輯綜合 實驗項目名稱： 通信系統(tǒng)中串行數(shù)據(jù)交織器的設(shè)計 學(xué)院： 電子科學(xué)與技術(shù)學(xué)院 專業(yè)： 電子科學(xué)與技術(shù) 指導(dǎo)教師： 劉春平 報告人 學(xué)號： 班級： 電子（2）班 實驗時間： 實驗報告提交時間： 1、 實驗原理交織器是通信編碼中抗突發(fā)干擾的一種重要手段，將突發(fā)干擾產(chǎn)生的分布集中的誤碼分散到信息數(shù)據(jù)中，以便采用糾錯編碼的方法進行糾錯。本項目要求設(shè)計一個行列交織器，如圖所示，PN碼發(fā)生器模擬數(shù)據(jù)源產(chǎn)生串行數(shù)據(jù)，按行寫入一m行n列的RAM中，寫滿后按列讀出。為避免數(shù)據(jù)丟失，需使用兩個這樣的RAM交替讀寫。即一個讀

2、時，另一個寫。一個寫時，另一個讀，這樣交替循環(huán)。因此，會產(chǎn)生一個周期的延時。這里統(tǒng)一要求m和n都選4.二、源程序module jiaozhiqi(out,waveout,clk); /輸出未交織的out和交織后的waveout,輸入50M clk時鐘 output out,waveout;input clk; reg 0:0out; reg 0:0waveout; reg A0,A1,A2,A3;reg mem_A3:03:0;/4*4的二維寄存器型數(shù)組mem_Areg mem_B3:03:0;/4*4的二維寄存器型數(shù)組mem_Binteger i,j; reg clock,flag; reg

3、31:0 count; initial/初始化各變量 begini<=0; j<=0; A0<=1; A1<=0; A2<=0; A3<=1; flag<=0; count<=0; clock<=0; end /將clk分頻,產(chǎn)生交織器所需的頻率clock always (posedge clk) begin if(count=1) begin count<=0; clock<=clock;end else count<=count+1;endalways (posedge clock) /偽隨機碼發(fā)生器 begin A0

4、<=A0A3; A1<=A0; A2<=A1; A3<=A2; endalways (posedge clock)/對mem_A或mem_B中的數(shù)據(jù)進行交織beginj=j+1;if(j>3) /利用i和j控制mem_A和mem_B按行輸入，按列輸出beginj=0;i=i+1;endif(i>3)begini=0;flag=flag;/每輸入完16個數(shù)據(jù)，標(biāo)志位發(fā)生一次變化。標(biāo)志位用于控制 mem_A寫mem_B讀，還是mem_B寫mem_A讀endif(flag=0)/這個周期實現(xiàn)mem_A按行寫，mem_B按列讀beginmem_Aij<=A3;

5、 /mem_A按行寫out<=mem_Bij; /mem_B按行讀，即mem_B交織前的數(shù)據(jù)waveout<=mem_Bji;/mem_B按列讀，即mem_B交織后的數(shù)據(jù)end else/這個周期實現(xiàn)mem_B按行寫，mem_A按列讀beginmem_Bij<=A3; /mem_B按行寫out<=mem_Aij; /mem_A按行讀，即mem_A交織前的數(shù)據(jù)waveout<=mem_Aji;/mem_A按列讀，即mem_A交織后的數(shù)據(jù)endend endmodule3、 實驗結(jié)果與分析剛剛開始仿真時的第一個周期，由于flag=0,所以mem_A按行寫，mem_B按

6、列讀，由于mem_B之前還未寫入過數(shù)據(jù)，所以out(交織前)和waveout(交織后)輸出均為0.第二個周期，flag=1,輸出的為前一周期寫入mem_A的數(shù)據(jù)，輸出的out（未交織）為0000 1111 0101 1001，即0 0 0 01 1 1 10 1 0 11 0 0 1 而輸出的waveout(交織后)為0101 0110 0100 0111，即0 1 0 10 1 1 00 1 0 00 1 1 1 可見，交織成功。 第三個周期，flag=0,輸出的為前一周期寫入mem_B的數(shù)據(jù)，輸出的out（未交織）為0001 1110 1011 0010，即 0 0 0 11 1 1 01

7、 0 1 10 0 1 0 而輸出的waveout(交織后)為0110 0100 0111 1010，即0 1 1 00 1 0 00 1 1 11 0 1 0 可見，交織成功。一直這樣循環(huán)下去，可見，源程序仿真通過。四、實驗演示clk分配50MHz，out分配到GPIO 0,waveout分配到GPIO 1,然后用示波器雙蹤觀察out與waveout，觀察是否交織成功。實驗結(jié)果：要在示波器中找到某一周期的起點不容易，但由于用的是偽隨機碼，有一定的規(guī)律。如上圖，利用仿真器輸出的波形，成功在示波器找出了某一周期起點的位置。由圖可見仿真和示波器的out輸出均為0101 1001 0001 1110

8、 1011 0010 0011 1101 ······即0 1 0 11 0 1 1 1 0 0 10 0 1 0 0 0 0 10 0 1 11 1 1 01 1 0 1交織后的waveout為0101 1001 0001 1110 1001 0001 1110 1011，即0 1 0 11 0 0 11 0 0 10 0 0 10 0 0 11 1 1 01 1 1 01 0 1 1交織成功。可見，本次試驗是成功的。五、心得體會通過本次實驗，我掌握了串行數(shù)據(jù)交織器的原理，學(xué)會了串行數(shù)據(jù)交織器的設(shè)計。由于剛開始時不太懂，參考了一下網(wǎng)上的程序，結(jié)果老師說大家的版本都差不多，懷疑我是抄的。其實也算不上是抄，只是參考。本來我想自己寫的，但見別人寫得那么好了，我已經(jīng)無法超越了，就把別人的改了改就拿來用了，其實網(wǎng)上那個版本也是有點問題的，我發(fā)現(xiàn)了四句是多余的，原來那個人也是未完全弄懂的